【課題】 製造工程の簡略化と素子特性の安定化を両立できる薄膜トランジスタを提供する。
【解決手段】 多成分ガラス基板１の上方に遮光電極３を備え、前記遮光電極３の上方に単層または多層の汚染防止絶縁膜４１を備え、前記汚染防止絶縁膜４１の上方に多結晶シリコン膜５を備え、前記多結晶シリコン膜５の上方にゲート絶縁膜６を備え、前記ゲート絶縁膜６の上方にゲート電極７を備え、前記ゲート電極７の上方に層間分離絶縁膜８を備え、前記層間分離絶縁膜８と前記ゲート絶縁膜６とを開口して前記多結晶シリコン膜５と導電接続されたソース・ドレイン電極を少なくとも備えている。さらに、前記多成分ガラス基板１の上層、前記汚染防止絶縁膜２１の上層、前記ゲート絶縁膜６の上層、前記層間分離絶縁膜８の上層の少なくとも一つに、塩素とフッ素の双方または片方を含む不純物捕獲層２１，２２，２３，２４を有している。 （もっと読む）

【課題】電子キャリア濃度が１０^１８／ｃｍ^３未満の酸化物を用いたＴＦＴを有し、安定的に動作する発光素子を提供する。
【解決手段】発光素子は、基板１０１上に青、緑、及び赤の光の３原色に対応する青色画素領域ａ１、緑色画素領域ａ３、及び赤色画素領域ａ２を有する画素領域を備える。この画素領域に、ソース電極１０５、ドレイン電極１００、ゲート電極１０４、ゲート絶縁膜１０３、及び活性層１０２を有するＴＦＴ１１と、発光層１０８と、この発光層１０８を挟む下部電極１０７及び対向電極１０９とを有する。活性層１０８は、酸化物で構成される。ドレイン電極１００は、下部電極１０７を介して発光層１０８の一部に電気的に接続される。ＴＦＴ１１は、基板１０１上の青色画素領域ａ１を除く領域、例えば赤色画素領域ａ２に配置される。 （もっと読む）

【課題】より簡単に素子間分離膜の端部におけるリーク電流の発生を抑制すること。
【解決手段】ＮＭＯＳとＰＭＯＳとを電気的に分離するフィールド酸化膜を、ＬＯＣＯＳ法を用いてＳＯＩ基板の活性層にシリコン酸化膜を成膜することにより形成する。フィールド酸化膜の端部には、酸化膜が薄くなるバーズビーク部が形成され、このバーズビーク部において寄生トランジスタが構成される。そのため、寄生トランジスタの作用で生じるリーク電流を抑制するためのチャネルカット領域を設ける。詳しくは、ＮＭＯＳに、フィールド酸化膜のバーズビーク部であり、且つ、Ｎ＋拡散層（ソース）におけるＰウェル拡散層との２ヵ所の境界部にＰ＋拡散領域を形成する。このようなチャネルカット領域を設けることにより、ゲートオフ時における寄生トランジスタにおける寄生チャネルによる電流パス（リーク電流）を抑制することができる。 （もっと読む）

【課題】ＳＯＩ基板のトレンチ内の両端に形成された側面酸化膜に対して均等に電圧が加わる構成の集積回路装置を提供すること。
【解決手段】本発明の半導体集積回路装置は、素子形成領域下に第１の絶縁膜を有する基板と、前記第１の絶縁膜に達するように前記素子領域に形成されるシリコンのトレンチと、前記トレンチの側壁に形成される第２の絶縁膜と、前記トレンチに埋め込んだ多結晶シリコン上に形成される第３の絶縁膜とを具備し、第３の絶縁膜の膜厚を第１の絶縁膜の膜厚で除した値を特定の範囲にすることにより、トレンチ内の両端に形成された酸化絶縁膜に対して均等に電圧が加わる。 （もっと読む）

【課題】スパッタリングをおこなう際に生じる半導体装置への電荷の蓄積を軽減する。
【解決手段】半導体装置の製造方法は、半導体ウエハ１４０を準備する工程と、半導体ウエハ上に、層間絶縁膜１４２を形成する工程と、層間絶縁膜上に、下部メタル層１４６及び中間絶縁膜１４８を順次形成する工程と、半導体ウエハの周辺のエッジ領域に対応する中間絶縁膜を、レジストパターンを用いたエッチングにより除去して、下部メタル層のエッジ表面領域１５０を露出する工程と、露出されたエッジ表面領域と残存している中間絶縁膜とを覆うように、スパッタリングにより上部メタル層１５２を形成する工程と、下部メタル層、中間絶縁膜及び上部メタル層をパターニングしてキャパシタを形成する工程とを具える。 （もっと読む）

【課題】
薄膜トランジスタの性能のばらつきの低減を図ることができる薄膜トランジスタ装置及びその製造方法を提供すること。
【解決手段】
本発明にかかる薄膜トランジスタ装置は、絶縁基板上１にソース領域２ａ、ドレイン領域２ｂ及びチャネル領域２ｃを含むシリコン層２と、ゲート絶縁層３と、ゲート電極４とを有する薄膜トランジスタと、薄膜トランジスタを覆う層間絶縁層５と、層間絶縁層５に設けられたコンタクトホール６を介して、ソース領域２ａ、ドレイン領域２ｂ及びゲート電極４に電気的に接続された配線７とを備えた薄膜トランジスタ装置である。配線７及び層間絶縁層５を覆い、配線７及び層間絶縁層５の表面凹凸を緩和する第一の上部絶縁層８ａと、第一の上部絶縁層８ａを覆う第二の上部絶縁層８ｂとを備え、第二の上部絶縁層８ｂの水素拡散係数が第一の上部絶縁層８ａの水素拡散係数より小さいことを特徴とするものである。 （もっと読む）

【課題】局在準位の発生を抑制すると共に、半導体層の厚みを容易且つ高精度に制御できるようにする。
【解決手段】第１絶縁層１１と、第１絶縁層１１を挟むように配置された第１半導体層１２及び第２半導体層１３とにより構成されたＳＯＩ構造１０を備えている。そして、第１半導体層１２は、第１活性領域１５が形成されると共に、平坦化膜１６を介して支持基板１７に貼り付けられている。 （もっと読む）

【課題】ダミーセルに生じるチャージポンピング現象の対策を施し、かつ、従来よりも回路規模の小さい半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、電気的に浮遊状態のフローティングボディ５０を含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するメモリセルＭＣと、メモリセルのデータを検出するときに検出の基準となる基準電位を生成するダミーセルＤＣと、メモリセルのゲートに接続されたワード線ＷＬＬ、ＷＬＲと、ダミーセルのゲートに接続されたダミーワード線ＤＷＬＬ、ＤＷＬＲと、メモリセルのソースまたはドレインおよびダミーセルのソースまたはドレインに接続されたビット線ＢＬＬ、ＢＬＲと、ダミーセルのソースまたはドレインに隣接し、該ダミーセルのフローティングボディと同じ導電型の拡散層８０と、ダミーセルのフローティングボディ、ダミーセルのソースまたはドレイン、および、拡散層はバイポーラトランジスタＢＰＴＬ、ＢＰＴＲを構成する。 （もっと読む）

【課題】 大面積化が容易なプラズマ放電によりイオン化が行え、且つ酸化物半導体薄膜層に浅い不純物準位を形成する元素を選択する。該元素からなるガスをプラズマ分解等により質量分離を行わず、大面積にわたりイオンを形成し、イオン化した元素を該酸化物半導体薄膜層に導入することでソース・ドレイン領域を形成する。
【解決手段】 ゲート絶縁膜とゲート電極が自己整合的に同一形状に形成されており、酸化物半導体薄膜層であって、該ゲート電極の下側以外の範囲が、該ゲート電極の下側の範囲よりも、水素(H)、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、フッ素(F)、キセノン(Xe)、酸素(O)の元素群のうち少なくとも1種の濃度が高い領域を含むソース・ドレイン領域であることを特徴とする薄膜トランジスタを提供する。 （もっと読む）

【課題】 ソース・ドレイン電極からチャネルまでの寄生抵抗を減少させ、電流律速の抑制された薄膜トランジスタ及びその製法を提供する。
【解決手段】 基板上にチャネルとして形成される酸化亜鉛を主成分とする酸化物半導体薄膜層と、該酸化物半導体薄膜層の少なくとも一定範囲を被覆するゲート絶縁膜と、該ゲート絶縁膜の上に積載されたゲート電極とを有する薄膜トランジスタであって、前記酸化物半導体薄膜層において、該ゲート電極の直下方以外の範囲が、該ゲート電極の直下方の範囲より低抵抗化しているソース・ドレイン領域を含むことを特徴とする薄膜トランジスタ。 （もっと読む）

【課題】ＴＦＴ等の回路素子と同時プロセスでＰＩＮダイオードを作製する際に、同時作
製時に付随してマスク用導電層が形成された状態であっても、ＰＩＮダイオードを逆バイ
アスで使用するときに、マスク用導電層の電位変化によりＰＩＮダイオードの逆バイアス
の電流が変動して不必要な漏れ電流を生じることがない保護回路、半導体回路基板、電気
光学装置の駆動回路、電気光学装置及び電子機器を提供することである。
【解決手段】ポリシリコンの半導体層を有する素子で構成された回路を有する絶縁基板と
、前記絶縁基板上に、ポリシリコンの半導体層を用いて作製されたＰＩＮダイオードと、
前記ＰＩＮダイオードのイントリンシック層の上に形成されたマスク用導電層とを具備し
、前記マスク用導電層を特定の電位に固定し、前記ＰＩＮダイオードのアノードは複数の
電源間の電位の低い方に接続し、カソードは前記複数の電源間の電位の高い方に接続する
。 （もっと読む）

【課題】ｈｉｇｈ−ｋ（高誘電率）膜を含むゲート絶縁膜を用いたＭＩＳトランジスタの信頼性および特性を向上させる。
【解決手段】ゲート長が１０ｎｍ以下のＭＩＳトランジスタにおいて、シリコン基板１１上に形成された酸化シリコン膜４およびその酸化シリコン膜４上に形成されたｈｉｇｈ−ｋ膜５を含んでなるゲート絶縁膜２は、ゲート長方向において中央より側面側で窒素を多く含み、かつ、膜厚方向において下面側より上面側で窒素を多く含む窒素領域２１を有している。 （もっと読む）

【課題】 ゲート絶縁膜とゲート電極との間に金属粒子を備えた半導体装置において、ゲート電極の仕事関数の調整（閾値電圧の制御）と空乏化の抑制に加え、さらに金属粒子とこの周囲の膜との密着性を向上させた半導体装置を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。チャネル層３ａの上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタンからなる金属粒子６ａと多結晶シリコン膜７から構成されるゲート電極８が設けられる。ここで、金属粒子６ａと多結晶シリコン膜７との間にはチタンシリサイド反応層６ｂが形成され、金属粒子６ａとゲート絶縁膜５との間には反応層６ｃが形成される。 （もっと読む）

【課題】半導体装置に搭載された不揮発性記憶装置に格納された情報を読み出す時、アドレス信号などを入力し、センスアンプなどを用いて情報を読み出す。このとき所定の時間を要するので、その遅れを考慮した半導体装置の設計が必要である。また、センスアンプは消費電流が膨大である。さらに、読み出しビット数が決められているので、１ビットのみ読み出す場合にも、他の不要な情報も読み出す必要がある。
【解決手段】電気的に導通または絶縁する手段を有する電気素子と、リセット素子と、ラッチ素子と、から構成される記憶素子により、不揮発性記憶回路を構成する。記憶素子では、無線チップのリセット時に、電気素子が電気的に絶縁か導通かにより、異なる情報をラッチ素子に格納する。このような構成とすることで、不揮発性記憶装置を搭載した低消費電力の無線チップを安価に提供することができる。 （もっと読む）

【課題】多様なデバイス特性の要求を満足させることができる構造の半導体装置を得る。
【解決手段】実施の形態１の半導体装置は、同一のＳＯＩ基板（シリコン支持基板１、埋込酸化膜２及びシリコン層３）上に、ボディ膜厚の異なるボディ厚膜トランジスタＱ１とボディ薄膜トランジスタＱ２とを形成している。ボディ厚膜トランジスタＱ１はボディ膜厚は比較的厚く形成するが、ソース・ドレイン領域３２の表面高さをボディ領域の表面高さ比べて低く配置したリセス構造を有することにより、ソース・ドレイン領域３２のＳＯＩ膜厚をボディ薄膜トランジスタＱ２のＳＯＩ膜厚と同程度に薄く形成している。一方、ボディ薄膜トランジスタＱ２はＳＯＩ膜厚全体を比較的薄い膜厚で形成している。また、ソース・ドレイン領域３２及び３４はシリコン層３を貫通して形成している。 （もっと読む）

【課題】 ゲート絶縁膜に接するゲート電極の空乏化を抑制しながら、ゲート電極の仕事関数の調整を効率的に行うことが可能な半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型シリコン基板１、埋め込み酸化膜２、及び単結晶シリコン層３から構成されるＳＯＩ基板４において、単結晶シリコン層３にソース領域１０およびドレイン領域１１を備える。また、ソース領域１０とドレイン領域１１との間の単結晶シリコン層３の表面側はチャネル層３ａとして機能する。単結晶シリコン層３（チャネル層３ａ）の上にはゲート絶縁膜５が形成される。ゲート絶縁膜５上には、窒化チタン（ＴｉＮ）からなる金属粒子６ａ，６ｂ、及びポリシリコン膜７から構成されるポリシリコンゲート電極８が設けられる。ここで、ＴｉＮからなる金属粒子は、ゲート絶縁膜５に接する部分６ａと接しない部分６ｂからなる。 （もっと読む）

【課題】比較的に工程が簡単で、安価な基板を使用することが出来るゲートアラウンド型のＭＯＳＦＥＴ（半導体装置）を提供する。
【課題を解決するための手段】本発明の半導体装置の製造方法は、基板上に一方向に延在する下側ゲート電極を形成する工程と、基板上に下側ゲート電極を覆うように犠牲層を形成する工程と、犠牲層上に下側ゲート電極と交差する半導体層を形成する工程と、犠牲層を除去する工程と、犠牲層を除去して得られた下側ゲート電極と半導体層との隙間に下側ゲート絶縁層を形成する工程と、半導体層上に上側ゲート絶縁層を形成する工程と、上側ゲート絶縁層上に下側ゲート電極と接続される上側ゲート電極を形成する工程と、を含む。 （もっと読む）

【課題】工程を簡略化することができ、層間絶縁膜を容易に平坦化できる半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板５が準備される。第１半導体層１０ａとＢＯＸ層３０ａとがエッチングされて、トレンチ５１ａ，５２ａ，５３ａが形成される。トレンチ５１ａ，５２ａ，５３ａは、素子分離のためのトレンチである。トレンチ５１ａ，５２ａ，５３ａにより露出された第２半導体層２０の露出部分Ａ１，Ａ２，Ａ３にイオンが注入される。イオン注入工程の後に、トレンチ５１ａ，５２ａ，５３ａに素子分離用酸化膜群が埋め込まれる。 （もっと読む）

【課題】田の字型の画素において、選択トランジスタを効率的に配置する。
【解決手段】田の字型の４つ（４色）の表示ドットによって、１画素を構成する。この１画素の行方向の中間部分を通過するようにゲートラインＧＬを配置し、このゲートラインＧＬに４つの表示ドットのスイッチングトランジスタＳＷのゲートを接続する。これによって、各スイッチングトランジスタＳＷのゲート配線を短くして効率的な配置が可能となる。 （もっと読む）

【課題】結晶粒の大きさや結晶粒界の分布が均一であり、薄膜トランジスタを形成した際に優秀な特性が得られる多結晶シリコン層、多結晶シリコン層の製造方法、及び平板表示装置を提供する。
【解決手段】基板上に非晶質シリコン層１２０を形成する段階と、非晶質シリコン層１２０の所定領域が露出するように第１パターン層１３０を形成する段階と、第２パターン層１４０を形成する段階と、第２パターン層１４０上に金属触媒層１５０を形成する段階と、基板を熱処理することにより、金属触媒が非晶質シリコン層の所定領域に拡散してシードを形成し、シードは非晶質シリコン層１２０の所定領域を少なくとも幅が３．５μｍ以上であるシード領域１７０に結晶化し、シード領域１７０の結晶性が成長して、非晶質シリコン層１２０を結晶化領域１９０に結晶化する段階と、を含むことを特徴とする。 （もっと読む）