方法は、第１ウェル領域（１６）と第２ウェル領域（１８）を有する半導体層（１３）上に、第１ゲート誘電体層（２６）を形成することと；第１ゲート誘電体層上に第１メタルゲート電極層（２８）を形成することと；第１メタルゲート電極層上と、第１ゲート誘電体層の側壁と第１メタルゲート電極層の側壁とに、側壁保護層（３６）を形成することと；第２ウェル領域上にチャネル領域層（４０）を形成することと；チャネル領域層上に第２ゲート誘電体層（４２）を形成することと；第２ゲート電極層（４４）を形成することと；第１ウェル領域上に、第１ゲート誘電体層と第１メタルゲート電極層それぞれの一部を含む第１ゲートスタック（５８）を形成することと；チャネル領域層上と第２ウェル領域上に、第２ゲート誘電体層と第２メタルゲート電極層それぞれの一部を含む第２ゲートスタック（６６）を形成することとを含む。
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【課題】制御性が良好でありながらも、より簡便な手順で低コスト化された薄膜の結晶化方法を提供する。
【解決手段】基板１上にゲート電極１１を覆う状態でゲート絶縁膜１３を成膜し、さらに非晶質シリコン膜（半導体薄膜）１５を成膜する。この上部にバッファ層１７を介して光吸収層１９を成膜する。光吸収層１９に対して、半導体レーザのような連続発振レーザからエネルギー線Ｌｈを照射する。これにより、光吸収層Ｌｈの表面側のみ酸化させつつ、光吸収層１９においてエネルギー線Ｌｈの熱変換によって発生させた熱と酸化の反応熱とにより非晶質シリコン膜１５を結晶化させた美結晶シリコン膜１５ａとする。 （もっと読む）

【課題】ボディ電位固定の安定化及び絶縁ゲート型のトランジスタの性能維持を共に満足したＳＯＩ構造の半導体装置及びその製造方法を得る。
【解決手段】ポリシリコンゲート６及びソースドレイン拡散領域１１ａを含むＭＯＳトランジスタＱ１１はボディ及びボディ近傍領域Ａ１及びボディ周辺領域Ａ２に形成される。ポリシリコンゲート６下のＳＯＩ層２であるボディ領域及びその近傍領域であるボディ及びボディ近傍領域Ａ１はボディＳＯＩ厚ｄ１１を有し、ソースドレイン拡散領域１１ａの主要部が形成されるボディ周辺領域Ａ２はボディ周辺ＳＯＩ厚ｄ１２を有する。ボディ及びボディ近傍領域Ａ１の方が、ボディ周辺領域Ａ２より深く形成されている分、ボディＳＯＩ厚ｄ１１＞ボディ周辺ＳＯＩ厚ｄ１２の関係を呈しており、ソースドレイン領域形成高さＨsdと、ゲートチャネル形成高さＨgcとは、ほぼ同程度の高さで形成される。 （もっと読む）

【課題】ＳＯＩ基板のシリコン半導体層に形成される絶縁層に達する素子分離層の接続部における隙間の形成を防止して、半導体素子の品質を安定させる手段を提供する。
【解決手段】半導体素子が、絶縁層と、絶縁層の素子分離領域を除く領域に形成された凹部と、この凹部の間の絶縁層とその上に形成された絶縁膜からなる素子分離層と、素子分離層に囲まれた凹部の底面上に形成されたシリコン半導体層とを備える。 （もっと読む）

【課題】製造工程数を削減すると共に生産性を向上させる。
【解決手段】ＴＦＴアレイ基板１１は、絶縁基板２１を備えている。絶縁基板２１上には、一部にポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。ポリシリコン層２２上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。配線層２３並びに配線層２３が積層されていないポリシリコン層２２には、両者の表面を覆うようにゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。 （もっと読む）

【課題】被照射流域全体に隙間なく照射できるとともに、重なり部の発生を最小限に抑えて剥離欠陥を防止することのできる薄膜層の剥離方法、薄膜デバイスの転写方法を提供する。
【解決手段】基板１００上に分離層１２０を介して存在する被転写層１４０を基板１００から剥離する被転写層１４０の剥離方法であって、分離層１２０にレーザー光を複数回照射して分離層１２０の内部および／または界面において剥離を生じさせ、被転写層１４０を基板１００から離脱させる際、レーザー光による単位照射領域が略正六角形である。 （もっと読む）

【課題】トランジスタの高速性と、静電保護耐性あるいは耐圧とを無理なく両立させ、高速かつ高信頼性の電気光学装置を実現すること。
【解決手段】データ線駆動回路（４）を構成するトランジスタのゲート絶縁膜の膜厚（第２の膜厚）を、走査線駆動回路（１），画素アレイ（２）ならびにバッファ（３）を構成するトランジスタのゲート絶縁膜の膜厚（第１の膜厚）よりも薄く設定する。好ましくは、第１の膜厚は、第２の膜厚の１．５倍以上に設定する。 （もっと読む）

【課題】成膜性及び素子特性を向上させることができる有機エレクトロルミネッセンス素子の製造方法及び有機トランジスタの製造方法を提供する。
【解決手段】機能層を形成する工程は、機能層の形成材料を有機溶媒に溶解または分散させたインク組成物３０ａ，４０ａをインクジェット法により塗布する工程と、インク組成物３０ａ，４０ａを真空常温下で乾燥し有機溶媒を除去する工程と、有機溶媒を除去した後大気圧下で焼成する工程とを有し、有機溶媒は、主溶媒と、この主溶媒よりも沸点の低い少なくとも１種以上の副溶媒とを含むとともに、主溶媒の沸点は２００℃以上であり、且つ、主溶媒と副溶媒との沸点差が１００℃以下であることを特徴とする。 （もっと読む）

【課題】ＳＯＩ基板を用いた半導体装置における基板コンタクト形成のための製造工程を削減する。
【解決手段】識別領域と基板コンタクト領域に対応するＳＯＩ層３とＢＯＸ層２を除去し、シリコン基板１の基板コンタクト領域に達する開口部１２を設ける(工程１)。識別領域に識別コードＩＤを刻印した後(工程２)、ＳＯＩ層３の素子形成領域と開口部１２の底部に酸化防止用のマスク４，１４を形成し(工程３)、このマスクを使用して素子分離用のＬＯＣＯＳ酸化膜５を形成する(工程４)。素子形成領域にトランジスタ６等の回路素子を形成し(工程５)、回路素子の電極部と開口部１２の表面に金属を反応させてシリサイド８を形成する。ウエハ表面を中間絶縁膜９で覆い(工程６)、この中間絶縁膜９に、シリサイド９に達するコンタクトホール１０，１１を形成する（工程７）。 （もっと読む）

半導体素子（１０）を半導体層（１６）に形成する。ゲート誘電体層（１８）を該半導体層の上に形成する。ゲート材料層（２０）を該ゲート誘電体層の上に形成する。該ゲート材料層をパターニングしてゲート構造（２０）を形成する。該ゲート構造をマスクとして使用して、該半導体層へのイオン注入（２４）を行なう。第１のパターニング済みゲート構造（２０）及びトレンチ（４２）を該半導体層（１６）に、該半導体層の第１部分（２８）及び第２部分（３０）、及び該ゲートを取り囲むように形成するために、該ゲート構造（２０）及び該半導体層（１６）を貫通するエッチングを行なう。該トレンチ（４２）に絶縁材料（４６）を充填する。
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【課題】 上層配線が半導体層に接続された薄膜トランジスタにおいて、コンタクトホール形成部の層間絶縁膜の厚さを薄くし、均一なコンタクトホールの形成を可能とする。
【解決手段】 多結晶半導体層３を活性層とし、層間絶縁膜６に形成されたコンタクトホール７を介して配線が多結晶半導体層３に接続されている。多結晶半導体層３に接続される配線は、複層配線のうちの２層目以上の上層配線（第２配線８）である。コンタクトホール７に対応する位置に所定の厚さを有する下地パターン１０が形成され、この下地パターン１０上に多結晶半導体層３の第２配線８との接続部分（ソース領域３ａ及びドレイン領域３ｂ）が形成されている。 （もっと読む）

【課題】半導体層の上の領域を有効利用することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１２０と、半導体基板１２０の上に設けられた絶縁層１３０と、絶縁層１３０の上に設けられたＳＯＩ層１４０とからなるＳＯＩ基板１１０を含む。半導体基板１２０において、不純物拡散層１２２が設けられている。不純物拡散層１２２は、ＳＯＩ層１４０の上に設けられた配線層１６２と電気的に接続されている。不純物拡散層１２２は、配線層または抵抗層として機能させることができる。 （もっと読む）

【課題】グローバル段差の生じる領域や回路配置等に依存しないフォトマスクによって、グローバル段差を平坦化するためのレジストパターンを露光、形成することが可能な電気光学装置の製造方法を提供すること。
【解決手段】次の工程を含む製造方法によって電気光学装置を製造する。まず、基板１０上に形成された画素回路素子層７ａ、周辺回路素子層７ｂの表面に第３層間絶縁膜４３を形成する（ａ）。次に、第３層間絶縁膜４３の表面を研磨し（ｂ）、レジスト６５を形成する（ｃ）。次に、レジスト６５の表面の段差ｄの２倍より小さな焦点深度を有する露光系を用いて、レジスト６５の段差のうち上段に相当する高さに焦点を合わせてレジスト６５にパターンを露光する（ｄ）。続いて、パターンを現像して除去し、当該パターンの形成されたレジスト６５をマスクに用いて第３層間絶縁膜４３をエッチングする。その後、レジスト６５を剥離する。 （もっと読む）

【課題】 本願発明は、絶縁性基板上に形成した多結晶半導体膜の高品質化を図ることである。
【解決手段】 本願発明は、絶縁性基板上の多結晶シリコン膜からなる第１の半導体層上にゲート絶縁膜を介して設けたゲート電極と、上記半導体層に設けたチャネル領域と、前記チャネル領域の両側に配置されたソース領域とドレイン領域とを有するＭＩＳ型電界効果トランジスタにおいて、少なくとも上記チャネル領域の主配向が上記ゲート絶縁膜の表面に対して｛１１０｝である薄膜半導体装置である。更に、上記ソースとドレイン領域を結ぶ方向にほぼ垂直な面の主配向が｛１００｝である多結晶半導体膜を半導体装置のチャネルに適応することが、より好ましい。本願発明によれば、絶縁体基板上に、粒界、粒径、結晶方位を制御でき、結晶化の仮定で生じる膜のラフネスと結晶欠陥を低減した高品質の多結晶半導体膜を有する半導体装置を得ることが出来る。 （もっと読む）

【課題】基板浮遊効果の抑制と、高速動作とを両立させる。
【解決手段】第１領域１２及び第２領域１４が設定されている、絶縁層２４及び絶縁層上に形成された半導体層２６を有する基板２０と、第１及び第２領域にそれぞれＭＯＳＦＥＴ３０及び５０とを備えて構成されている。ＭＯＳＦＥＴは、半導体層上にゲート絶縁膜３２及び５２を介して設けられているゲート電極３４及び５４と、不純物拡散領域４２及び６２とを備えている。不純物拡散領域は、半導体層のゲート電極を挟む位置に形成された、一対の領域である。第１領域に形成されたＭＯＳＦＥＴは、半導体層の底部の、ｐｎ接合の近傍に結晶欠陥領域６８を備えている。 （もっと読む）

【課題】フィン型ＭＯＳＦＥＴの、ゲート電極を容易に形成する。
【解決手段】各素子領域層１７から露出した絶縁層１５上に、上側表面が各素子領域層の上側表面と同一面位置となるように、埋め込み絶縁膜２５を形成する。そして、ゲート電極形成予定領域内に位置する埋め込み絶縁膜の領域部分を除去することによって、除去された領域部分をゲート形成用開口部とする。このゲート形成用開口部の内側を埋め込むとともに、埋め込み絶縁膜、及び各素子領域層の上側全面を覆うゲート電極材料層を形成する。そして、ゲート電極形成予定領域の外側に存在するゲート電極材料層の領域部分を除去するとともに、残存したゲート電極材料層の領域部分からゲート電極４１を形成する。 （もっと読む）

【課題】信頼性の高い半導体装置を歩留まり良く製造する技術を提供する。
【解決手段】基板上に設けられ、一対の不純物領域の間に設けられたチャネル形成領域を含む島状の半導体層と、半導体層の側面に接して設けられた第１絶縁層と、チャネル形成領域上に設けられ、半導体層を横断するように設けられたゲート電極と、チャネル形成領域及びゲート電極の間に設けられた第２絶縁層と、半導体層及び前記ゲート電極上に形成された第３絶縁層と、第３絶縁層を介して、不純物領域と電気的に接続される導電層と、を有する。不純物領域はチャネル形成領域と比較して膜厚が大きい領域を有し、且つ該膜厚が大きい領域で導電層が接続されている。第２絶縁層は、少なくともゲート電極が重畳する領域の半導体層の側面に設けられた第１絶縁層を覆う。 （もっと読む）

本発明の実施形態は、トランジスタを含む第１の基板と、第２の基板と、第１および第２の基板に接するように挟まれる絶縁層と、トランジスタと位置合わせされるように２の基板内に設けられた開口と、を備え、トランジスタは、開口内の電荷の変化を検出するデバイスに関する。他の実施形態は、第１の部分と、第２の部分と、第１および第２の部分に接するように挟まれる絶縁層とを備える基板を提供することと、第１の部分にトランジスタを形成することと、トランジスタと位置合わせするように第２の部分内に開口を形成することと、を含み、トランジスタは、開口内の電荷の変化を検出する方法に関する。 （もっと読む）

【課題】チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、低抵抗な接合界面を実現する半導体装置の製造方法および半導体装置を提供する。
【解決手段】半導体基板１００上にゲート絶縁膜１０１を介してゲート電極１０２を形成するステップと、ゲート電極１０２の両側の、半導体基板中または基板上に、不純物濃度が５×１０^１９ａｔｏｍｓ／ｃｍ^３以上１０^２１ａｔｏｍｓ／ｃｍ^３以下のｐ型の高濃度不純物層１０８を形成するステップと、高濃度不純物層１０８に圧縮歪みがかかっている状態で、高濃度不純物層１０８を金属と反応させシリサイド化するステップを有することを特徴とする半導体装置の製造方法およびその製造方法によって形成される半導体装置。 （もっと読む）

【課題】 耐圧及び耐量の低下が生じないストライプセル構造のＬＤＭＯＳを備えた半導体装置を実現する。
【解決手段】 ドレインセル１２はソースセル１１より短く形成され、ドレインセル１２の端部１２ａは、ソースセル１１の端部１１ａよりＬＤＭＯＳ２０の形成領域の内側に配置されているため、ソースセル１１の端部１１ａにおいて、対向するドレイン領域が存在しない。そのため、ソース領域のＰＮ接合部からの空乏層がドレイン領域にリーチスルーすることなく広がりやすくなり電界緩和されるので、耐圧を向上させることができる。ソースセル１１の端部１１ａからＬＤＭＯＳ２０の形成領域の内側に向かって所定の距離までの領域に、ＮＰＮ構造が形成されていないため、ソースセル１１の端部１１ａにおいて電流集中が生じても寄生動作を生じにくくすることができるので、耐量の低下を防ぐことができる。 （もっと読む）