【課題】
本発明は、ＩＧＢＴの導通損失を増加させることなく、低ノイズ特性を確保しスイッチ損失の低減が可能な半導体装置を提供することを目的とする。
【解決手段】
本発明では、上記目的を達成するために、トレンチゲート型であり、ドリフトｎ^-層１１０がフローティングｐ層１２６とトレンチゲートとの間の主表面に露出している、つまり、ドリフトｎ^-層１１０の間にフローティングｐ層を有し、このフローティングｐ層１２６がトレンチゲートから離れていることを特徴とする。 （もっと読む）

【課題】 照射されたレーザ光の一部が被結晶化薄膜を透過する結晶化において、均一性に優れた結晶化を行うことが可能な結晶化装置を提供する。
【解決手段】 光透過性を有する基板１上に形成された被結晶化薄膜（アモルファスシリコン薄膜３）に対してレーザ光を照射して結晶化を行う結晶化装置である。アモルファスシリコン薄膜３が形成された基板１を支持する基板ステージＳを有する。基板ステージＳは、表面が例えば鏡面化され、アモルファスシリコン薄膜３の結晶化領域全体における反射率が略均一である。照射するレーザ光の波長域は、可視領域であり、例えば固体レーザの高調波である。 （もっと読む）

【課題】チャネル層の厚さを１０ｎｍ程度以下とした酸化物ＴＦＴにおいて、チャネル層とソース電極との間やチャネル層とドレイン電極との間のコンタクト抵抗を低減して高速で動作することができる半導体装置を提供する。
【解決手段】酸化物ＴＦＴのオフ状態において完全空乏化状態を実現できるように形成する。そして、チャネル層ＣＨＮとソース電極ＳＴの間にコンタクト層ＣＴＳを形成し、チャネル層ＣＨＮとドレイン電極ＤＴとの間にコンタクト層ＣＴＤを形成する。さらに、ゲート電極ＧＴとチャネル層ＣＨＮとの間のゲート絶縁膜容量をＣｇｉ、ゲート電極ＧＴ以外の構造物とチャネル層ＣＨＮとの間の寄生容量の総和をＣｐとしたとき、Ｃｇｉに対するＣｐの割合Ｃｐ／Ｃｇｉが０．７よりも小さくなるように形成する。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。さらに低コストで生産性高く半導体装置を作製することを目的の一とする。
【解決手段】半導体集積回路を囲いこむように覆う導電性遮蔽体により、半導体集積回路の静電気放電による静電気破壊（回路の誤動作や半導体素子の損傷）を防止する。導電性遮蔽体はめっき法により電気的に接続するように形成する。また、導電性遮蔽体の形成にめっき法を用いるために、低コストで生産性高く半導体装置を作製することができる。 （もっと読む）

【課題】表示品位に優れ、製品歩留まりの高い液晶表示パネルを提供する。
【解決手段】液晶表示パネルは、第１基板と、第２基板と、液晶層と、を備えている。第１基板は、走査線と、信号線と、スイッチング素子Ｗと、スイッチング素子に重なったコンタクトホール１１ｈを有した第１絶縁層１１と、共通電極ＥＴと、コンタクトホールに形成され、スイッチング素子に電気的に接続された接続部１３と、接続部に重なった他のコンタクトホール１４ｈを有した第２絶縁層１４と、他のコンタクトホールを介して接続部に電気的に接続された画素電極ＥＰと、を備えている。 （もっと読む）

【課題】高電位基準回路部内で基準電位の急峻な変動がある場合であっても、周りのデバイス形成領域への影響（電位干渉）を抑制することができ、誤動作が生じ難い半導体装置、および該半導体装置の安価な製造方法を提供する。
【解決手段】埋め込み絶縁膜３を間に挟んで、主面側の第１半導体層１と裏面側の第２半導体層２とで構成される半導体基板１１において、第１半導体層１に、低電位基準回路部と高電位基準回路部が設けられ、各デバイス形成領域Ｄが、絶縁分離トレンチ４によって互いに絶縁分離されてなる半導体装置２０であって、第２半導体層２に、埋め込み絶縁膜３に達するようにして、多孔質シリコン領域Ｐ１が形成され、多孔質シリコン領域Ｐ１により仕切られて、第２半導体層２が、複数のフィールド領域Ｆ１，Ｆ２に分離され、フィールド領域Ｆ１，Ｆ２が、電位固定されてなる半導体装置２０とする。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】表示むらおよび消費電力を抑制し、かつ、高速駆動が可能な液晶パネルを提供する。
【解決手段】少なくとも酸化物半導体により形成した活性層33cを備えたｎチャネル型の複数の画素駆動用ＴＦＴ33を備える。非酸化物半導体により形成した活性層45cを備えた複数の駆動回路用ＴＦＴ45を備える。活性層33cの欠陥密度のばらつきを抑制しかつ閾値電圧が相対的に低い画素駆動用ＴＦＴ33によって副画素を駆動するので、表示むらおよび消費電力を抑制できる。ドライバを電界効果移動度が高い非酸化物半導体によって形成した活性層45cを有する駆動回路用ＴＦＴ45により駆動できるので、高速駆動が可能になる。 （もっと読む）

【課題】磁気光学層／圧電層／薄膜トランジスタ回路層の順に下から積み上げていく基本概念を踏襲した上で、温度プロセス・ルールを守り、圧電体の分極処理を、ＴＦＴに損傷を与えることなく容易に行うことができ、圧電体の特性劣化が生じず、しかもＴＦＴの特性改善も行えるようにする。
【解決手段】基板１０上に磁気光学層（ＹＩＧ１２）及び圧電層（ＰＺＴ１６）を形成した後、ＴＦＴのＭＯＳ構造まで作製した段階で、水蒸気アニールによる欠陥修復処理を行い、次いでゲート電極及びソース／ドレイン領域にコンタクトホール３０を形成し、該コンタクトホールを通してそれらを一括接続するベタ導電膜３６を設け、ベタ導電膜と圧電層の共通電極１４間に電界を印加して分極を行い、その後、前記ベタ導電膜を除去する。これによって、基板上に磁気光学層、圧電層、薄膜トランジスタ回路層を、その順序で積層形成する。 （もっと読む）

【課題】本発明は、たとえばメモリセルの数が増大し、ワード線の長さが長くなったとしても、動作速度の高速化を図ることができる、半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、ＳＲＡＭセル１０１とワード線ドライバー１０２とを備えている。さらに、ＳＲＡＭセル１０１において、第一のコンタクト４５，４６を介して、アクセストランジスタＱ５，Ｑ６の第一のボディー領域およびドライバートランジスタの第二のボディー領域と、アクセストランジスタＱ５，Ｑ６のゲート電極とを電気的に接続する。さらに、第二のコンタクト１４８，１８０を介して、ＰＭＯＳトランジスタＱ５１の第三のボディー領域と、ＰＭＯＳトランジスタＱ５１のゲート電極とを電気的に接続する。 （もっと読む）

【課題】 パンチスルー現象を改善し、ボディーの体積を増加させることのできる半導体素子およびその製造方法を提供する。
【解決手段】 半導体素子は、シリコン基板、埋め込み酸化膜およびシリコン層の積層構造からなり、前記シリコン層におけるゲート形成領域に、チャンネル幅方向に上端部よりも下端部の方が幅が広いフィンパターンが形成されたＳＯＩ基板と、前記フィンパターンを取り囲むように形成されたゲートと、前記ゲートの両側のシリコン層内に形成された接合領域とを含む。 （もっと読む）

【課題】支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止する。
【解決手段】支持基板２の不純物濃度を１×１０¹⁴ｃｍ^-3以下とし、かつ、支持基板２の電位をＧＮＤにする。これにより、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜３との合成容量を小さくすることで変位電流を抑制できる。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。したがって、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。 （もっと読む）

【課題】薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置を提供する。
【解決手段】基板と、前記基板上に位置し、チャネル領域、ソース／ドレイン領域及びボディコンタクト領域を含む半導体層と、前記半導体層上に位置し、前記ボディコンタクト領域を露出させたゲート絶縁膜と、前記ゲート絶縁膜上に位置し、前記ゲート絶縁膜により露出された前記ボディコンタクト領域と接しているシリコン膜と、前記シリコン膜上に位置しているゲート電極と、前記ゲート電極上に位置している層間絶縁膜と、前記層間絶縁膜上に位置し、前記ソース／ドレイン領域と電気的に接続されたソース／ドレイン電極とを含み、前記ボディコンタクト領域は前記半導体層のエッジ領域内に形成されたことを特徴とする薄膜トランジスタ、その製造方法、並びに、それを含む有機電界発光表示装置に関する。 （もっと読む）

【課題】製造工程を簡略化し、占有面積を低減したキャパシタ部とトランジスタ部を有する有機半導体装置の提供。
【解決手段】基板１と、基板１上に形成された凸部の少なくとも上面部を構成する第１の電極２と、第１の電極２上及び凸部の側面２ｂ上に設けられる第１の絶縁膜３と、凸部の上方２ａの第１の絶縁膜３上に設けられる第２の電極４と、凸部の側面２ｂの下方に隣接して基板１上に設けられる第３の電極５と、凸部の側面２ｂ上の第１の絶縁膜３を覆い、第２の電極４及び第３の電極５と接するように設けられる有機半導体層６とを備え、第１の電極２と、第１の絶縁膜３と、第２の電極４とから、キャパシタ部２０が構成され、第２の電極４及び第３の電極５からなるソース電極及びドレイン電極と、第１の電極２からなるゲート電極と、第１の絶縁膜３からなるゲート絶縁膜と、有機半導体層６からなる半導体層とから、トランジスタ部２１を構成する。 （もっと読む）

【課題】 有機半導体の特性を劣化させることなく保護層を形成することが可能な有機薄膜トランジスタ装置とその製造方法を提供する。
【解決手段】 基板上に、少なくともゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、および有機半導体層を有する有機薄膜トランジスタ装置であって、有機半導体層を挟む支持部と、該支持部による支持によって有機半導体層に対して空間を介して離隔配置されている保護層と、を備える。 （もっと読む）

【課題】特性の向上を図ることのできる半導体装置（アレイ基板）の構成を提供する。
【解決手段】本発明に係るフレキシブル基板上に形成された半導体装置は、配線の一部を構成する第一配線層（ＧＬ１）と第二配線層（ＧＬ２）と、第一絶縁層（１５）と第二絶縁層（２３）とを少なくとも有し、該第一配線層は該第一絶縁膜上に形成されており、該第二配線層は該第二絶縁膜上に形成されており、該第二絶縁層は該第一配線層と該第二配線層との間に位置し、該第二配線層においては他の配線（ＳＬ１、ＳＬ２）との交差部を有さず、該第二配線層は、該第二絶縁層の一部を取り除いて該第一配線層と接続されている。かかる構成によれば、配線の一部を第一配線層と第二配線層とに分割したので、第一配線層下に第一絶縁層を分割して配置することができる。よって、機械的、または熱的な応力が加えられた場合であっても、下地絶縁膜におけるクラックの発生を低減できる。 （もっと読む）

【課題】半導体と導電体とが接触する箇所におけるコンタクト不良やリーク不良を低減して、素子の歩留まりを向上させること。
【解決手段】ＳＯＩ基板２２の表面層に素子構造を形成し、マスク酸化膜の開口幅を変えることにより、埋め込み絶縁層２４に達する素子分離用トレンチ３１と、埋め込み絶縁層２４に達しない活性部トレンチ３５を同時に形成する。ＣＶＤ法により素子分離用トレンチ３１の内周面に第１酸化膜３２を堆積するとともに、活性部トレンチ３５を第１酸化膜３２で埋める。窒化膜３３および第２酸化膜３７を堆積し、素子分離用トレンチ３１を埋める。第２酸化膜３７および窒化膜３３の、基板表面上の部分を除去する。ＢＰＳＧ膜３６を堆積し、素子分離用トレンチ３１の上部を塞ぐ。層間絶縁膜５０にコンタクトホールを形成し、埋め込みプラグ５１，５２，５６を介して金属配線５３，５４，５５と半導体とのコンタクトを取る。 （もっと読む）

【課題】ドレイン・オン電流値のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。また、本発明は、ドレイン電流のスイッチング比のばらつきが小さなCNT-FETを有する半導体装置を提供することを目的とする。
【解決手段】複数本のカーボンナノチューブをチャネルに用いる電界効果型トランジスタを二つ以上用いている半導体装置において、前記電界効果型トランジスタのドレイン・オン電流値のばらつきがσ_１(オン電流値の標準偏差を平均値で割ったもの)のとき、各電界効果型トランジスタチャネルのカーボンナノチューブの本数Nが、Ｎ＞３１×σ_１^-1なる式（１）の関係を満たすことを特徴とする半導体装置を採用する。 （もっと読む）

【課題】樹脂層などのフレキシブルな層上に形成された場合であっても信頼性に優れる半導体装置の構成を提供する。
【解決手段】本発明に係る樹脂層（Ｓ）上に形成された半導体装置は、複数の下ゲート型薄膜トランジスタを含み、該半導体装置は該下ゲート型薄膜トランジスタを構成する半導体層（１７）と、第一の配線（ＧＬ１、ＧＬ２）と、第二の配線（ＳＬ）と、第一絶縁層（１５）と、ゲート絶縁膜（１９）とを少なくとも有し、該半導体層と該第一の配線と第二の配線の下部には該第一絶縁層と該ゲート絶縁膜が存在し、該半導体層と該第一の配線と第二の配線とが形成されていない箇所では、該第一絶縁層と該ゲート絶縁膜の一部が取り除かれている。該第一絶縁層と該ゲート絶縁膜の一部を取り除いたので、半導体装置に、機械的、または熱的な応力が加えられた場合であっても、当該応力が緩和され、第一絶縁層等におけるクラックの発生を低減できる。 （もっと読む）

【課題】薄膜トランジスタのオン電流及びオフ電流に係る問題点を解決する。また、高速動作が可能な薄膜トランジスタを提供する。
【解決手段】ゲート絶縁層を介して、少なくとも一部がゲート電極と重畳するように離間して設けられた、ソース領域及びドレイン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層と、ゲート絶縁層上で、ゲート電極及び一導電型を付与する不純物元素が添加された一対の不純物半導体層と少なくとも一部が重畳し、チャネル長方向に離間して配設された一対の導電層と、ゲート絶縁層と一対の導電層に接し、該一対の導電層間に延在する非晶質半導体層と、を有する薄膜トランジスタである。 （もっと読む）