【課題】半導体装置の小型化に伴う短チャネル効果を効果的に防止し，かつ高いＳ値を得ることが可能な新規かつ改良された半導体装置及びその製造方法を提供すること。
【解決手段】本発明は，ＳＯＩ層にイオンを注入してＭＯＳＦＥＴのしきい値電圧を制御する半導体装置の製造方法であって，しきい値電圧制御イオンを，その濃度ピーク値がＳＯＩ層の１／２深さ位置を中心としてＳＯＩ層厚さの１０％範囲内に位置するような濃度分布で注入する。 （もっと読む）

【課題】電源回路等を追加することなく、第１の電源電圧が低下してもダイナミックＶＴによる高速化の効果の低減を抑制できる半導体装置を提供する。
【解決手段】第１の回路は、第１の電源電圧を供給する第１の電源ラインと第１の電源電圧よりも低い第２の電源電圧を供給する第２の電源ライン間に接続された、トランジスタを備える。制御回路は、第１の電源ラインと第２の電源ライン間に接続され、上記トランジスタのバックゲートに第１の電源電圧と第２の電源電圧の電位差よりも振幅が大きい制御信号を供給する。 （もっと読む）

【課題】炭化シリコンを含む半導体基板の新たな作製方法を提供することを目的の一とする。または、炭化シリコンを用いた半導体装置を提供することを目的の一とする。
【解決手段】炭化シリコン基板にイオンを添加することにより、炭化シリコン基板中に脆化領域を形成し、炭化シリコン基板とベース基板とを絶縁層を介して貼り合わせ、炭化シリコン基板を加熱して、脆化領域において炭化シリコン基板を分離することにより、ベース基板上に絶縁層を介して炭化シリコン層を形成し、炭化シリコン層を１０００℃〜１３００℃の温度で熱処理して、炭化シリコン層の欠陥を低減することにより半導体基板を作製する。または、上述のようにして形成された半導体基板を用いて半導体装置を作製する。 （もっと読む）

【課題】低温プロセスへの適合が可能でありながらも、半導体特性を損なわすに高精度に不純物の濃度コントロールが可能なドーピング方法を提供する。
【解決手段】アンチモンと共に、水素、窒素、酸素、炭素のみで構成されたアンチモン化合物を含有する材料溶液（アンチモン溶液Ｌ）を基板７の表面を覆う半導体層５に付着させて溶液層Ｌ１を形成する。アンチモン溶液Ｌを乾燥させることにより基板７上にアンチモン化合物層９を形成する。熱処理を行うことによりアンチモン化合物層９中のアンチモンを半導体層５に拡散させて不純物領域５ａを形成する。熱処理は、アンチモン化合物層９へのエネルギービームｈの照射によって行う。 （もっと読む）

【課題】 極浅拡散層を形成することが可能な半導体装置の製造方法及び半導体製造装置
を提供することを目的とする。
【解決手段】
半導体基板１００表面をアモルファス化することにより半導体基板１００表面にアモル
ファス層１１１を形成するアモルファス層形成工程と、ドーパントを含むガス雰囲気中で
半導体基板１００にマイクロ波を照射することにより、アモルファス層１１１にドーパン
トを拡散させるとともにドーパントの活性化を行い、半導体基板１００に拡散層１１２を
形成する拡散層形成工程と、を具備する。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】応力ライナによるコンタクト形成の問題が起きない、相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの製造方法を提供する。
【解決手段】シリコン基板層上の二酸化シリコン層１０２と、凹んだソース／ドレイン・トレンチを有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを準備し、凹んだソース／ドレイン・トレンチ内に窒化物応力ライナ１０４を堆積し、その上に酸化物層１０６を堆積する。ＣＭＯＳデバイスをハンドリング・ウェハ上に置きシリコン基板層を除去し二酸化シリコン層１０２をエッチングしてソース／ドレイン領域１７０の一部に当接する開口部を形成しコンタクト１８０を形成する。 （もっと読む）

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。 （もっと読む）

【課題】トレンチ構造の歪み導入要素によりに歪み導入されたチャネルを持つＭＯＳトランジスタのリーク電流を改善する。
【解決手段】ＭＯＳトランジスタ１０６のチャネル領域１０８に、第１トレンチ構造５５ａ、第２トレンチ構造５５ｂによる歪み導入要素だけでなく、別の歪み導入要素として、ＭＯＳトランジスタ１０６表面上にコンフォーマルに設けられた窒化シリコンキャップ層１３０を設ける。別の態様では、チャネル領域１０８内の歪みは、ガス種、例えば水素、酸素、ヘリウムまたは別の希ガスをゲート１１０またはチャネル領域１０８の下の領域内に注入することによって導入される。 （もっと読む）

【課題】高周波入力に対して低歪みの半導体装置及び高周波スイッチ回路を提供する。
【解決手段】本発明の半導体装置は、絶縁層１２上に第２導電型の第３の半導体領域１５に接して設けられた第２導電型の第４の半導体領域１６と、第３の半導体領域１５及び第４の半導体領域１６上に設けられた絶縁膜１７と、絶縁膜１７上に設けられたゲート電極１８と、第４の半導体領域１６と電気的に接続され直流電圧が印加されるボディ電極２３と、を備え、ゲート電極１８に閾値電圧以上の電圧が印加されたオン状態で、第４の半導体領域１６が空乏化して、ボディ電極２３と第３の半導体領域１５との間の直流の通過を遮断する。 （もっと読む）

【課題】分離層と配線を分離させ、半導体素子全体を基板から分離させることを課題とする。
【解決手段】第１の基板上に互いに密着性の弱い第１の層と第２の層を形成し、第２の層上に第１の半導体素子層及び第１の絶縁層を形成し、第１の絶縁層中に第１の層に達するスルーホールを形成し、スルーホール底部に露出した第１の層を酸化させ、第１の絶縁層上及びスルーホール内部に第１の半導体素子層と電気的に接続される配線を形成し、第１の層と第２の層を分離することにより第１の基板から第１の半導体素子層及び配線を分離して配線を露出させる半導体装置の作製方法と、さらに、同様の作製工程により、分離された第２の半導体素子層と配線との間に、異方性導電接着材を設け、第１の半導体素子層と第２の半導体素子層は、異方性導電接着材及び配線によって電気的に接続されている半導体装置の作製方法に関する。 （もっと読む）

【課題】イオン化チャンバ内の電子ビーム通路に均一な磁場を生成する磁場装置を提供する。
【解決手段】電子衝撃イオン源用の磁場装置において、イオン化チャンバ内の電子ビーム通路に均一な磁束線１１９を生成させるために、一対の永久磁石５１０Ａ、５１０Ｂにより生成された磁束が、磁気ヨークアセンブリ５００を経て、電子ビーム通過用の一対の整列した開口５３０Ａ、５３０Ｂを有する磁極片５２０Ａ、５２０Ｂの間の間隙を通って戻るようにする。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）

【課題】高いオン電流、低いオフ電流を与えるｐ型半導体ナノワイヤ・デバイス、ｎ型半導体ナノワイヤ・デバイスを提供する。
【解決手段】各々が半導体リンク部３０Ｃ，５０Ｃと２つの隣接するパット部３０Ａ，３０Ｂ，５０Ａ，５０Ｂを含む半導体構造体で、半導体リンク部の側壁は、第１の半導体構造体の場合には正孔の移動度を最大化するように、第２の半導体構造体の場合には電子の移動度を最大化するように方位を定める。半導体構造体の酸化による薄化で、半導体リンク部の幅は、異なる結晶方位ごとに異なる速度で小さくされる。異なる量の薄化の結果、薄化後に得られる半導体ナノワイヤが目標とするサブリソグラフィ寸法となるように、予め決定される。異なる結晶面に対する異なる薄化速度を補償することによって、過剰な薄化又は不十分な薄化がなされることなく、最適なサブリソグラフィ幅を有する半導体ナノワイヤを形成する。 （もっと読む）

【課題】本発明は、一つの実施形態において半導体デバイスを形成する方法を提供する。
【解決手段】該方法は、第一導電型領域および第二導電型領域を包含する基板を用意するステップと、基板の第一導電型領域および第二導電型領域の上のゲート誘電体とＨｉｇｈ−ｋの該ゲート誘電体上を覆う第一金属ゲート導体を包含するゲート・スタックを形成するステップと、第一金属ゲート導体の第一導電型領域中に所在する部分を除去して、第一導電型領域中に所在するゲート誘電体を露出するステップと、基板に対し窒素ベース・プラズマを印加するステップであって、窒素ベース・プラズマは、第一導電型領域中に所在するゲート誘電体を窒化し、第二導電型領域中に所在する第一金属ゲート導体を窒化する、該印加するステップと、少なくとも第一導電型領域中に所在するゲート誘電体上を覆う第二金属ゲート導体を形成するステップと、を含む。 （もっと読む）

【課題】各画素にＮ型とＰ型の２つの薄膜トランジスターを形成配置することによって、コンタクトホールの形成数が２つから４つに増え、薄膜トランジスターの平面的な占有面積が大きくなってしまう。
【解決手段】Ｎ型薄膜トランジスターＮＴのドレイン領域ＮＤとＰ型薄膜トランジスターＰＴのドレイン領域ＰＤとが部分的に隣接するように、また、Ｎ型薄膜トランジスターＮＴのソース領域ＮＳとＰ型薄膜トランジスターＰＴのソース領域ＰＳとが部分的に隣接するように、それぞれ配置されている。ドレイン領域ＮＤとドレイン領域ＰＤとの隣接部分に１つのコンタクトホール１２１が形成されて、ドレイン領域ＮＤとドレイン領域ＰＤとが、同時に信号線１２と電気的に接続されている。ソース領域ＮＳとソース領域ＰＳとの隣接部分には、１つのコンタクトホール２９１が形成されて、ソース領域ＮＳとソース領域ＰＳとが、同時に容量電極２９と接続されている。 （もっと読む）

【課題】 半導体デバイス内の歪みを正規化する方法及び歪みが正規化された半導体デバイスを提供する。
【解決手段】 この方法は、集積回路の第１及び第２の電界効果トランジスタを形成するステップと、第１及び第２の電界効果トランジスタの上に応力層を形成するステップであって、応力層は第１及び第２の電界効果トランジスタのチャネル領域内に歪みを誘起する、ステップと、第２の電界効果トランジスタの少なくとも一部の上の応力層を選択的に薄層化するステップとを含む。 （もっと読む）

【課題】チャンネル長および延長ソース／ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。
【解決手段】ＳＯＩ構造の半導体層の上に形成された高Ｖｔ素子と、前記半導体層の上に形成され、高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子とを有し、高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴ素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Ｖｔ素子は低Ｖｔ素子よりもチャンネル長が長いＳＯＩ構造の半導体素子。 （もっと読む）

【課題】ＳＯＩ構造の半導体デバイスにおいて、ＳＯＩ層の端部に発生する応力の影響がチャネル領域に及ぶことにより、Ｎ型トランジスタとＰ型トランジスタとの間でトランジスタ特性に偏りが生じることを改善し、一定のトランジスタ特性を有するＳＯＩ構造の半導体装置を提供する。
【解決手段】ＢＯＸ層２０の表面に形成された素子分離酸化膜により、互いに分離されているＮ型トランジスタＮｃｈおよびＰ型トランジスタＰｃｈにおいて。Ｎ型トランジスタＮｃｈのゲート電極４０ｎの形成位置からＰ型半導体領域であるＳＯＩ層３０ｎの端部までの距離が、Ｐ型トランジスタＰｃｈのゲート電極４０ｐの形成位置からＮ型半導体領域であるＳＯＩ層３０ｐの端部までの距離よりも大きい。 （もっと読む）