【課題】チャネル領域を有する半導体基板を使用する半導体構造およびその製作方法を提供すること。
【解決手段】ゲート電極が、半導体基板上に配置される。スペーサが、ゲート電極の側壁に隣接して配置される。このスペーサは、約１０〜約５０ＧＰａのモジュラスを有する材料で形成される。このモジュラスは、チャネル領域内に向上した応力をもたらす。 （もっと読む）

【課題】 レーザ光源の特性の経時的な劣化などに起因する光束の波面の歪みの影響を受けることなく所望の光強度分布を安定的に形成することのできる光照射装置。
【解決手段】 互いにインコヒーレントな複数のレーザ光源（１ａ）を有する光源装置（１）と、複数のレーザ光源から発振されるレーザ光に基づいて光変調素子（２）を重畳的に照明するためのホモジナイザ（３ａ）を含む照明光学系（３）と、光変調素子により位相変調されたレーザ光に基づいて所定の光強度分布を所定面に形成する結像光学系とを備えている。 （もっと読む）

【課題】半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、平坦化膜の膜厚測
定にかかる時間を短縮する。
【解決手段】ＳＯＩ構造の素子分離に用いられる絶縁膜を平坦化するときの膜厚をモニタ
するための膜厚測定領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ２を半導
体基板１に設け、膜厚測定領域Ｒ１に形成された絶縁膜１２および支持体８の膜厚をモニ
タしながら、絶縁膜１２および支持体８を薄膜化することにより、ＳＯＩ構造形成領域Ｒ
２の第２半導体層４ａの表面を露出させ、第２半導体層４ａを水平面内で素子分離する。 （もっと読む）

【課題】 電荷キャリア移動度修正のための回転剪断応力を提供すること。
【解決手段】 半導体構造体及びその製造方法は、分離トレンチにより取り囲まれた活性領域メサを有する半導体基板を使用する。第１応力を有する第１分離領域は分離トレンチに配置される。第１応力とは異なる第２応力を有する第２分離領域もまた分離トレンチに配置される。第１分離領域及び第２分離領域は活性領域メサに回転剪断応力をかけるような大きさにされ、そのように位置決めされる。 （もっと読む）

電子デバイス(10)が、第1の伝導タイプのトランジスタ構造(50)と、フィールドアイソレーション領域(22)と、フィールドアイソレーション領域の上に横たわる第1の応力タイプの(130)とを有する。例えば、トランジスタ構造(50)がｐチャネルトランジスタ構造(50)であってよく、第1の応力タイプが引っ張りであってよく、または、トランジスタ構造(60)がｎチャネルトランジスタ構造であってよく、第1の応力タイプ(70)が圧縮であってよい。トランジスタ構造(50)は、活性化領域内に横たわるチャネル領域(54)を含む。活性化領域の端は、チャネル領域(54)とフィールドアイソレーション領域(22)との間の界面を有する。頂部から見ると、層は、活性化領域の端の近くに横たわる端を含む。端の間の位置関係は、トランジスタ構造(50)のチャネル領域(54)内のキャリア移動度に影響する。
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【課題】 スペースレスＦＥＴ及びデュアル・ライナ法による歪み強化を増加させる構造体及び方法を提供する。
【解決手段】 歪み強化がｎＦＥＴ及びｐＦＥＴデバイスの両方に対して達成される半導体構造体及びそれを製造する方法を提供する。特に、本発明は、より強い歪み強化及び欠陥削減のための少なくとも１つのスペーサレスＦＥＴを提供する。少なくとも１つのスペーサレスＦＥＴは、ｐＦＥＴ、ｎＦＥＴ又はそれらの組合せとすることができるが、一般に、ｐＦＥＴはｎＦＥＴよりも大きな幅を有するように製造されるので、スペーサレスｐＦＥＴが特に好ましい。少なくとも１つのスペーサレスＦＥＴは、スペーサを有するＦＥＴを含んだ従来技術の構造体よりも、デバイス・チャネルにより接近した応力誘起ライナを設けることを可能にする。スペーサレスＦＥＴは、スペーサレスＦＥＴの下側に侵入しない、対応するシリサイド化ソース／ドレイン拡散コンタクトの抵抗に悪影響を与えることなく達成される。 （もっと読む）

トランジスタ（２００）が半導体基板（２０２）上に作製され、ここで基板の降伏強さ又は弾性が向上され、又は他の方法で適合される。歪み誘起層（２３６）がトランジスタを覆って形成され、これに歪みを加えてトランジスタの動作特性を変更し、より詳細にはトランジスタ内のキャリアの移動度を向上させる。キャリア移動度を向上させることにより、トランジスタの大きさを低減させることが可能となると同時に、トランジスタを所望通りに動作させることが可能となる。しかしながら、トランジスタの作製に伴う高い歪み及び温度は、有害な塑性変形をもたらす結果となる。従って、窒素を基板に、より詳細にはトランジスタのソース／ドレイン延長領域（２２０，２２２）及び／又はソース／ドレイン領域（２２８，２３０）に導入することによって、シリコン基板の降伏強さが適合される。窒素は、ソース／ドレイン延長領域形成及び／又はソース／ドレイン領域形成の一部として窒素を付加することにより、トランジスタ作製中に容易に導入することができる。基板の降伏強さが向上すると、歪み誘起層に起因するトランジスタの塑性変形が軽減される。 （もっと読む）

【課題】チャネル領域のダメージを抑制しつつ、半導体層の側壁にチャネルを持たせるとともに、チャネルが形成される半導体層の膜厚制御を安定して行えるようにする。
【解決手段】選択エピタキシャル成長を用いることにより、第１半導体層５２に設けられた凸部の側壁に第２半導体層５５を成膜し、第１半導体層５２をエッチング除去した後、第２半導体層５５の側壁にサイドウォール６２ａ、６２ｂをそれぞれ形成し、サイドウォール６２ａ、６２ｂをマスクとして半導体基板５１および第２半導体層５５の選択酸化を行うことにより、半導体基板５１と第２半導体層５５との間に埋め込まれた埋め込み酸化膜６３ａを形成する。 （もっと読む）

【課題】実用性の向上した半導体構造およびそのような半導体構造の製作方法を提供すること。
【解決手段】半導体構造およびその製作方法は、基板の誘電体表面に配置された第１の結晶方位の第１の表面半導体層を含む。スタック層が、第１の表面半導体層から横方向に離れて誘電体表面に配置される。スタック層は、誘電体表面のより近くに配置された埋め込み半導体層と、埋め込み半導体層の上に、それと接触せずに配置された、第１の結晶方位と異なる第２の結晶方位の第２の表面半導体層とを含む。この半導体構造は、異なる結晶方位の一対の半導体表面領域を提供する。特定の実施形態は、順次の積層、パターン化、選択的な剥離、および選択的なエピタキシャル堆積法を利用して製作されることができる。 （もっと読む）

【課題】画像表示装置の製造歩留まりを向上させること。
【解決手段】絶縁性基板上に、複数の島状半導体層を形成する工程と、前記島状半導体層上にゲート絶縁膜を形成する工程と、該ゲート絶縁膜にコンタクトホールを開口する工程と、前記ゲート絶縁膜上にゲート電極を形成し、前記島状半導体層と前記ゲート電極を接触させる工程と、前記島状半導体層にソース領域、ドレイン領域、及びそれらに挟まれたチャネル領域を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース領域、前記ドレイン領域および前記層間絶縁膜と接するソース／ドレイン電極を形成する工程と、前記ソース／ドレイン電極形成後に、スルーホールを開口し、前記島状半導体層と前記ゲート電極の接触部を除去する工程を有する画像表示装置の製造方法。 （もっと読む）

【課題】ソース側半導体、ドレイン側半導体、およびゲートを含む電界効果トランジスタ（ＦＥＴ）を提供すること。
【解決手段】ソース側半導体は高移動度半導体材料で作製され、ドレイン側半導体は低リーク半導体材料で作製される。一実施形態では、このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、このＦＥＴの製造方法も提供される。 （もっと読む）

【課題】大容量化、小型化が可能であり、絶縁破壊及びリーク電流等の不良が低減された容量素子を有する半導体装置。
【解決手段】絶縁基板上に、薄膜トランジスタ及び容量素子４２を備える半導体装置であって、上記薄膜トランジスタは、チャネル４３ｃ並びにチャネル４３ｃ横に配置されたソース４３ｓ及びドレイン４３ｄを有する半導体層４３と、チャネル４３ｃ上に配置された第１絶縁膜３と、第１絶縁膜３上のチャネル４３ｃと対向する位置に配置された第1電極５とを有するものであり、上記容量素子４２は、第１電極５、第２絶縁膜４及び第２電極６が絶縁基板側からこの順に配置され、かつ第２電極６の外縁が第１電極５の外縁よりも内側又は外縁上に位置する半導体装置。 （もっと読む）

【課題】作製工程数を削減し、よりコスト削減が可能な、不揮発メモリを含むライトワンスメモリデバイスのような記録装置及び該記憶装置を利用した半導体装置を提供する。
【解決手段】第１の導電膜１１３と、前記第１の導電膜１１３上に形成された絶縁膜１１４と、前記絶縁膜１１４に形成された開口部１１５とコンタクトホール１１６及び前記絶縁膜１１４上に形成された第２の導電膜１１７とを有し、前記第１の導電膜１１３と前記開口部内に形成された前記第２の導電膜１１７との間に前記絶縁膜が存在し、前記コンタクトホール１１６において、前記第１の導電膜１１３と前記第２の導電膜１１７とが電気的に接続されている。 （もっと読む）

【課題】ソース／ドレイン領域からの不純物の拡散を抑制することができるＳＯＩ構造を有する半導体装置の製造方法を提供する。
【解決手段】フォトレジスト６をマスクとして、シリコン層３の分離注入領域に第１導電型の不純物をイオン注入しチャネル領域よりも高い不純物濃度を有する不純物領域を形成する。フォトレジスト６をマスクとしてシリコン層３を複数に分離する。シリコン層３の主表面上にゲート絶縁膜１１を介しゲート電極１２を形成する。ゲート電極１２をマスクとしてシリコン層３に第２導電型の不純物をイオン注入しソース／ドレイン領域１４を形成する。ゲート電極１２をマスクとして窒素を注入し熱処理を施すことによって窒素の濃度ピークがフィールド酸化膜１３に接する前記シリコン層３表面に位置するようにする。 （もっと読む）

【課題】 ゲルマニウムフォトトランジスタのフローティングボディ効果を高める。
【解決手段】 光吸収しきい値バイアス領域を有するフローティングボディゲルマニウムフォトトランジスタの製造方法において、Ｐ型シリコン基板の第１の表面上に選択的に形成された絶縁体層上に、エピタキシャルＧｅ層を形成する工程と、Ｇｅ層中にチャネル領域を形成する工程と、ゲート誘電体、ゲート電極、およびゲートスペーサを形成する工程と、Ｇｅ層中にソース／ドレイン（Ｓ／Ｄ）領域を形成する工程と、Ｇｅ層中にチャネル領域に隣接する光吸収しきい値バイアス領域を形成する工程とを有する。一実施形態において、第２のＳ／Ｄ領域は、オフセット領域によりチャネルから引き離され、光吸収しきい値バイアス領域は、濃度の薄いＰ型ドーピング後のＧｅ層中のオフセット領域である。 （もっと読む）

【課題】
本発明は、大粒径の結晶粒を有する結晶性半導体膜を、位置を制御して形成することにより、高速動作が可能な薄膜トランジスタを提供することを目的とする。
【解決手段】
下地絶縁膜２３１と半導体膜２３２が形成された基板２３０の表面側から第１のレーザビーム２４１を照射し、基板２３０の裏面側に設置された反射層２２２で反射された第２のレーザビーム２４２を裏面側から照射することにより、半導体膜の所定の位置に結晶核２４５を形成し、横方向に結晶成長させることで大粒径の結晶粒を有する結晶性半導体膜を得るものである。 （もっと読む）

【課題】 製造コストを抑制しつつ、絶縁体上に半導体層を形成するとともに、絶縁体上に形成された半導体層の品質の劣化を抑制しつつ、メサ分離された半導体層の上端部の丸め処理を行う。
【解決手段】 半導体基板１と第２半導体層４との間の空洞部１０に埋め込み絶縁層１１を形成した後、半導体基板１および第２半導体層４の上端部を熱酸化することにより、溝９ｂに沿って第２半導体層４の上端部を丸めるとともに、溝９ａ、９ｃに沿って半導体基板１の上端部を丸め、溝９ｂに端部がかかるようにして第２半導体層４上にゲート電極１５を形成するとともに、溝９ａまたは溝９ｃに端部がかかるようにして半導体基板１上にゲート電極２５を形成する。 （もっと読む）

【課題】レトログレード領域を備える横型ＤＭＯＳトランジスタ及びその製造方法を提供する。
【解決手段】表面に隣接したソース領域及びドレイン領域と、ソース領域とドレイン領域との間のドリフト領域とを備える半導体基板を備え、ドリフト領域は、ドリフト領域の不純物濃度のピークが半導体基板の表面から離れて位置するように不純物濃度の分布を有することを特徴とするＭＯＳトランジスタである。ドリフト領域は、半導体基板の表面下で一定の距離ほど離れているレトログレード領域を備え、ドリフト領域の不純物濃度のピークは、レトログレード領域の一部内に提供される。 （もっと読む）

【課題】 シリコン層の厚さが極薄膜化した場合でも、チャネル領域の端部での寄生チャネル形成を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ＳＯＩ基板１０にＬＯＣＯＳ層１５を形成し、ＬＯＣＯＳ層１５で囲まれた素子領域にｎチャネルＳＯＩトランジスタ１００を形成する半導体装置の製造方法であって、素子領域のＳＯＩ層５にゲート絶縁膜２１を形成する工程と、トランジスタのソースとドレインとによって挟まれるチャネル領域のＬＯＣＯＳ層１５側の端部のＳＯＩ層５に、寄生チャネル防止用のＢを導入する工程とを含み、前記Ｂを導入する工程はゲート絶縁膜２１を形成した後で行う。 （もっと読む）

【課題】仕事関数の調整された複数ゲート電極を形成するための製造方法を提供する。
【解決手段】相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、第１のパラメータを有する少なくとも２つの第１のゲート電極１２０を備えたＰＭＯＳトランジスタと、上記第１のパラメータとは異なる第２のパラメータを有する少なくとも２つの第２のゲート電極１２０を備えたＮＭＯＳトランジスタと、を有している。上記第１のパラメータおよび上記第２のパラメータは、上記ＰＭＯＳおよびＮＭＯＳトランジスタの上記ゲート電極材料の厚さ、またはドーパントプロファイルを含んでいる。上記少なくとも２つの第１のゲート電極および上記少なくとも２つの第２のゲート電極の上記第１および第２のパラメータは、それぞれ、上記ＰＭＯＳおよびＮＭＯＳトランジスタの仕事関数を規定する。 （もっと読む）