半導体構造およびその製作方法（チャネルの応力向上のための低ヤング率スペーサ）
【課題】チャネル領域を有する半導体基板を使用する半導体構造およびその製作方法を提供すること。
【解決手段】ゲート電極が、半導体基板上に配置される。スペーサが、ゲート電極の側壁に隣接して配置される。このスペーサは、約１０〜約５０ＧＰａのモジュラスを有する材料で形成される。このモジュラスは、チャネル領域内に向上した応力をもたらす。
【解決手段】ゲート電極が、半導体基板上に配置される。スペーサが、ゲート電極の側壁に隣接して配置される。このスペーサは、約１０〜約５０ＧＰａのモジュラスを有する材料で形成される。このモジュラスは、チャネル領域内に向上した応力をもたらす。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には半導体構造内における物理的応力に関する。より詳細には、本発明は、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体構造内における物理的応力によって誘発される電荷キャリア移動度の変更に関する。
【背景技術】
【０００２】
半導体デバイスの設計および開発における最近の進歩により、半導体デバイス構成要素へ物理的負荷応力を導入することが必要となってきた。物理的負荷応力は、しばしば電荷キャリア移動度を変更させる。特に、向上した電荷キャリア移動度は、一般に半導体デバイス性能を向上させる。
【０００３】
半導体デバイス内での応力に誘発された性能向上には、さまざまな例がある。例えば、U.S.Patent No. 6,717,216では、Ｄｏｒｉｓ等が、デバイス内に電荷キャリア移動度の向上をもたらすために、アンダーカット領域内に圧縮応力を有するシリコン・オン・インシュレータ電界効果トランジスタデバイスを教示している。さらに、U.S.Patent No. 6,825,529では、Ｃｈｉｄａｍｂａｒｒａｏ等が、ゲート側壁スペーサ材料が、ゲート電極下の半導体チャネル領域内の引張応力または圧縮応力に影響を及ぼすことができるということを教示している。
【０００４】
電荷キャリア移動度の変更をもたらす、半導体構造内のさまざまな場所における圧縮応力または引張応力の他の例も知られている。一般にピエゾ抵抗係数が、例えば半導体基板のドーピングおよび結晶方位を含むいくつかの変数の関数として異なることから、通常、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイスは、圧縮応力および引張応力に対して異なった反応をする。したがって、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイス内で応力が加わる構成要素は、特別に工作され、最適化されることを必要とする場合が多い。
【特許文献１】U.S. Patent No. 6,717,216
【特許文献２】U.S. Patent No. 6,825,529
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体の設計および開発における傾向は、より小さい寸法でも向上した性能を維持することである。したがって、性能が向上したＭＯＳＦＥＴなどの半導体デバイスを形成する新規な構造および方法の必要性が、引き続き存在するであろう。この目的のために、半導体技術においては、物理的に応力を加えられた構造が引き続き使用されるものと思われる。半導体デバイスの性能向上のために物理的応力を有利に使用する、代替の半導体構造および製作方法が望ましい。
【課題を解決するための手段】
【０００６】
本発明は、性能が向上した、例えばＭＯＳＦＥＴなどの半導体構造を提供する。
【０００７】
本発明は、この半導体構造を容易に製造するための方法も提供する。
【０００８】
本発明に従えば、半導体構造は半導体基板を含み、この半導体基板は、半導体基板表面上に（すなわち、突き出て(over)）配置されたゲート電極と、半導体基板内のゲート電極下のチャネル領域とを含む。スペーサが、ゲート電極の側壁に隣接して形成される。このスペーサは、約１０〜約５０ギガパスカル（ＧＰａ）のヤング率(Young's modulus)を有する材料で形成される。通常のスペーサ材料と比較して、このヤング率は非常に低い。このより低ヤング率のスペーサにより、エッチ・ストップ窒化物ライナからチャネルまでの応力の伝わりが向上する。この向上は、スペーサが、プラズマＣＶＤ（ＰＥＣＶＤ）、または高速熱化学気相成長（ＲＴＣＶＤ）した窒化シリコン（通常、約３５０ＧＰａのヤング率を有する）、あるいは低温酸化（ＬＴＯ）またはＰＥＣＶＤ堆積を使用して形成された酸化シリコン（通常、約７０ＧＰａのヤング率を有する）で作製されるその他の類似構造と相関している。
【０００９】
本発明は、指定された範囲のヤング率を有するスペーサは、本発明で教示する範囲を上回るヤング率（すなわち、５０ＧＰａを超える）を有する（前述の）材料で形成されたスペーサを有する類似の半導体構造と比較して、特定の半導体構造内で向上した応力をもたらすという観測に基づくものである。引張エッチ・ストップ窒化物ライナを低ヤング率スペーサと組み合わせて使用すると、向上した長手方向引張応力および垂直圧縮応力がｎ型ＦＥＴのチャネル領域において得られる。圧縮エッチ・ストップ窒化物ライナを低ヤング率スペーサと組み合わせて使用すると、向上した長手方向圧縮応力および垂直引張応力がｐ型ＦＥＴのチャネル領域において得られる。これらの向上した応力はさらに、向上した電荷キャリア移動度ももたらす。本発明は、特に、ｎ型ＦＥＴ、ｐ型ＦＥＴ、およびそれらの組合せを含む電界効果トランジスタに適用できる。
【００１０】
本発明は、特定のプラズマＣＶＤ法を利用して形成される特定の酸化シリコン材料から構成される、比較的低ヤング率のスペーサも提供する。本発明の方法を使用して形成されるスペーサは、電界効果トランジスタを製作する際にフッ化水素酸エッチング液が使用される場合に、特に低いエッチング速度を有する。
【発明を実施するための最良の形態】
【００１１】
本発明は、半導体構造および半導体構造の製作方法を提供する。この半導体構造は、電荷キャリア移動度に関する性能を向上させて製作することができる。本発明は、半導体構造内のゲート電極側壁に隣接して形成された、特定範囲のヤング率を有するスペーサを使用することによって、前述の結果を達成する。このヤング率範囲は、一般に低いものである。「低い」とは、約５０ＧＰａ未満ということであり、好ましくは約１０〜約５０ＧＰａであることを意味する。低ヤング率を有する側壁スペーサは、非常に応力が加えられたエッチ・ストップ窒化物ライナと併せて使用されると、ゲート電極下のチャネル内に、向上した横方向の圧縮応力と向上した垂直方向の引張応力とをもたらす。適切な半導体基板結晶方位と組み合わさると、このスペーサは半導体構造内で向上した電荷キャリア移動度を提供することを支援する。
【００１２】
本発明は、電界効果トランジスタに適用可能であることが好ましいが、本発明はそれに限定されない。本発明は、ゲートが、それに隣接して形成されたスペーサを有する、半導体基板内のチャネル領域上のゲート型電極またはそれに関連した構造を使用できるいくつかの半導体デバイスのいずれにも適用できる。
【００１３】
図１〜図３は、本発明の一実施形態に従って電界効果トランジスタを製造する際の漸進的な段階の結果を示す一連の概略断面図を示している。
【００１４】
図１は、半導体基板１０を示している。半導体基板１０上には埋め込まれた絶縁体層１２が配置され、埋め込まれた絶縁体層１２上には半導体表面層１４が配置される。埋め込まれた絶縁体層１２は、結晶または非結晶の酸化物または窒化物であってもよい。層１０、１２、および１４を含む基板は、例えばＳＩＭＯＸ(separation by ion implantation of oxygen)や層転写技法などの従来の方法を利用して形成される。
【００１５】
半導体基板１０、埋め込まれた絶縁体層１２、および半導体表面層１４の構造は、通常はシリコン・オン・インシュレータ半導体基板であるＳＯＩ(semiconductor-on-insulator semiconductor)半導体基板を含む。しかし、本発明は、シリコン・オン・インシュレータ半導体基板内に形成される半導体構造には限定されない。本発明は、バルク半導体基板またはＳＧＯＩ(SiGe-on-insulator)基板内に形成される半導体デバイスも含む。本発明は、通常、シリコン半導体基板、シリコンゲルマニウム合金半導体基板、および化合物半導体基板を使用して実施してもよい。
【００１６】
本発明は、バルク・シリコン半導体基板、ＳＯＩ半導体基板、または、異なる結晶方位の少なくとも２つの表面領域を有することができるＨＯＴ(hybrid oriented technology)半導体基板を用いて実施することができる。シリコン半導体基板の一般的な結晶配列は、(１００)、(１１１)、および(１１０)である。ハイブリッド基板は、第１の結晶方位を有する１つの表面領域と、第１の結晶方位と異なる第２の結晶方位の第２の表面領域とを含むことができる。
【００１７】
また図１は、半導体表面層１４上に配置されたゲート誘電層１６と、ゲート誘電層１６の少なくとも一部上に配置されたゲート電極も示している。最後に図１は、半導体表面層１４内に配置され、ゲート電極１８下の半導体表面層内のチャネル領域によって分離された軽度にドーピングした一対の拡張領域２０ａおよび２０ｂを示している。
【００１８】
ゲート誘電層１６は、通常、約１０〜約７０オングストロームの厚さに形成された酸化物、窒化物、酸窒化物、またはそれらの組合せから構成される。好ましくは、ゲート誘電体１６として、真空中の測定で約４．０以上の誘電率を有する酸化物が使用される。ゲート電極１８は、通常、約１０００〜約３０００オングストロームの厚さに形成された高濃度にドーピング（すなわち１立方センチメートルあたり１×１０２０〜１×１０２１ドーパント原子）したポリシリコン材料で形成される。ドーピングしたポリシリコンに加えて、ゲート電極はまた、ドーピングしたｐｏｌｙ−ＳｉＧｅ、導電性元素金属、導電性元素金属合金、導電性元素金属シリサイド、導電性元素金属の窒化物、または、ドーピングしたｐｏｌｙ−Ｓｉとの組合せを含む、それらの任意の組合せも含むことができる。
【００１９】
軽度にドーピングした一対の拡張領域２０ａおよび２０ｂは、比較的低ドーズ量のイオン注入法を利用して形成されて、１立方センチメートルあたり約１×１０２０〜約５×１０２０ドーパント原子の濃度で適切な極性のドーパントを提供する。軽度にドーピングした一対の拡張領域２０ａおよび２０ｂは、本発明の一部の実施形態では任意でもよい。また、図１には特に示していないが、本発明の一部の実施形態では、任意のハロ・イオン注入を使用してもよい。
【００２０】
図２は、ゲート電極１８およびゲート誘電層１６に隣接し、それらと結合するように配置された一対のスペーサ２２ａおよび２２ｂを示している。また図２は、軽度にドーピングした一対の拡張領域２０ａおよび２０ｂを組み込む一対のソース／ドレイン領域２０ａ’および２０ｂ’も示している。一対のソース／ドレイン領域２０ａ’および２０ｂ’も、半導体表面層１４内に配置されている。一対のソース／ドレイン領域２０ａ’および２０ｂ’は、ゲート電極１８下のチャネル領域に境界を接するように続いている。
【００２１】
一対のスペーサ２２ａおよび２２ｂは、本発明の主題の一部を提供する材料で形成される。スペーサ２２ａおよび２２ｂを形成する際の材料の制限は、さらに詳細に以下で開示する。
【００２２】
一対のソース／ドレイン領域２０ａおよび２０ｂは、追加のイオン注入法を使用しながら、適切なドーパント濃度および極性に形成される。
【００２３】
図３は、ソース／ドレイン領域２０ａおよび２０ｂならびにゲート電極１８上に配置された一連のシリサイド領域２４ａ、２４ｂ、および２４ｃを示している。図３は、電界効果トランジスタを覆うエッチ・ストップ・ライナ層２６も示している。
【００２４】
一連のシリサイド層２４ａ、２４ｂ、および２４ｃは、約５０〜約３００オングストロームの厚さに形成されるシリサイド材料が生じるように、従来の自己整合化（すなわちサリサイド化）プロセスを利用して形成される。一連のシリサイド層２４ａ、２４ｂ、および２４ｃは、ソース／ドレイン領域２０ａおよび２０ｂならびにゲート電極１８の向上した伝導率を提供することを支援する。一般に、このようなシリサイド材料には、これらには限定されないが、チタンシリサイド、プラチナシリサイド、ニッケルシリサイド、コバルトシリサイド、および他の合金の組合せが含まれる。
【００２５】
シリサイドはゲート電極１８上に示されているが、本発明は、シリサイドがゲート電極１８上に配置されない実施形態も意図している。このような実施形態では、サリサイド化プロセス中、誘電体キャップがゲート電極１８上にある。
【００２６】
最後に、エッチ・ストップ・ライナ層２６が、約３００〜約２０００オングストロームの厚さに形成される窒化シリコン材料、またはその他のエッチ・ストップ誘電体材料で通常形成される。このライナ中の固有応力は、ｎ型ＦＥＴへの張力付与で２ＧＰａまで、ｐ型ＦＥＴへの圧縮力付与で−３．５〜−４ＧＰａまで変化することがある。
【００２７】
最後に図３は、電界効果トランジスタ用の結晶方位基準軸を示している。（００１）に配向された基板を利用して形成される場合、結晶方位面は、Ｌ＝（１１０）、Ｔ＝（１−１０）、およびＶ＝（００１）である。（１１０）に配向された基板を利用して形成される場合、結晶方位面はＬ＝（１１０）、Ｔ＝（００１）、およびＶ＝（１−１０）である。
【００２８】
本発明は、ゲート電極１８下のチャネル領域内の電荷キャリア移動度への一対のスペーサ２２ａおよび２２ｂの材料特性の影響に関する。この目的のために、本発明は、一対スペーサの２２ａおよび２２ｂが、好ましくは約１０〜約５０ＧＰａ、より好ましくは約１０〜約２５ＧＰａ、最も好ましくは約１５〜約２０ＧＰａのヤング率を有する比較的柔らかい材料を含むものとする。この後に一連の応力トポグラフィ・グラフで示すように、特定のシリコン半導体基板結晶方位に製作される場合、前述の範囲の柔らかさ（低ヤング率材料は、より高いヤング率の材料よりも柔らかい）は、電界効果トランジスタの向上した電荷キャリア移動度性能をもたらす。
【００２９】
本発明は、約１０〜約５０ＧＰａのヤング率を有するスペーサを形成するために使用することができる材料のタイプを具体的には限定しない。実際的な観点から、導体材料、半導体材料、および誘電体材料を含む、いくつかの材料のいずれをも使用することができる。酸化シリコン誘電体材料が望ましい。プラズマＣＶＤ法を使用して形成される未ドープ酸化シリコン誘電体材料も望ましい。このような方法は、以下のものを使用できる。（１）シリコンおよび酸素の原料としてシランおよび亜酸化窒素、（２）窒素、ヘリウム、または水素などのキャリヤ・ガス、（３）１０トール未満、より好ましくは１トール未満の堆積圧力、（４）１秒あたり約５〜約２５オングストローム、より好ましくは１秒あたり約１０〜約２０オングストロームの堆積速度、（５）約４００℃〜約４８０℃、より好ましくは約４３０℃〜約４５０℃の堆積温度。
【００３０】
前述の制限は、スペーサ２２ａおよび２２ｂを形成する未ドープ酸化シリコン材料の形成にとって望ましい。これらの制限を使用すると、本発明は、スペーサ２２ａおよび２２ｂに、フッ化水素酸エッチング液中での特に低いエッチング速度を提供する。このエッチング速度は、熱酸化物のエッチング速度のわずかに約２倍程度であり、他の化学気相成長法で堆積させた酸化シリコンのエッチング速度の１／５程度であってもよい。これらの状況下では、一対のスペーサ２２ａおよび２２ｂを最小限にエッチングしながら、半導体構造のサリサイド化前フッ化水素酸洗浄を実行できる。
【００３１】
図４は、本発明に従っていない電界効果トランジスタの長手方向応力のトポグラフィ・グラフを示している。この電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板内に製作される。
【００３２】
図４は、埋め込まれた酸化物層１２を示している。埋め込まれた酸化物層１２上には、シリコン表面層１４が配置されている。シリコン表面層１４上には、ゲート電極１８が配置されている。スペーサ２２ｂが、ゲート電極１８に結合している。最後に、エッチ・ストップ・ライナ層２６が、ゲート電極１８、スペーサ２２ｂ、およびシリコン表面層１４の露出部を覆って形成されている。
【００３３】
図４に示す応力トポグラフィ・グラフは、各種構成要素のヤング率に対して以下の値を使用して計算される。（１）スペーサ２２ｂは、それぞれ７０ＧＰａおよび３５０ＧＰａのヤング率を有する酸化物および窒化物材料から構成され、窒化物エッチ・ストップ・ライナ層２６は、３５０ＧＰａのヤング率を有するものと仮定し（また、エッチ・ストップ・ライナ層２６は、まず約−２ＧＰａの固有圧縮応力で堆積される）、（２）ゲート電極１８およびシリコン表面層１４は、１５０ＧＰａのヤング率を有するものと仮定し、（３）（参照符合は、図をわかりやすくするために省略されるが、ゲート１８の下の黒くなった線として最小に示される）ゲート誘電体層１６は、７０ＧＰａのヤング率を有するものと仮定する。圧縮応力窒化物エッチ・ストップ層ライナ２６が、ｐ型ＦＥＴ上に使用される。引張窒化物ライナがｎ型ＦＥＴ上に使用される場合には、応力値は逆転する。
【００３４】
図４は、シリコン表面層１４内のゼロ応力線３０を示している。ゼロ応力線３０の右には、５０ＭＰａ引張応力の単一の引張応力トポグラフィ線がある。ゼロ応力線３０の左には、−５０ＭＰａ圧縮応力間隔で増加し、ゲート電極１８の下で−１５０ＭＰａ圧縮応力で終わる一連の３本の圧縮応力線がある。
【００３５】
図５は、計算アルゴリズムが、７０ＧＰａのヤング率を有する酸化シリコンおよび３５０ＧＰａのヤング率を有する窒化物の材料を含むスタックではなく、（本発明の範囲内の）２０ＧＰａのスペーサ２２ｂのヤング率を使用すること以外は、図４の応力トポグラフィ・グラフと一致している応力トポグラフィ・グラフである。図５に示すように、参照符号３０は、やはりシリコン表面層１４内のゼロ応力線に対応する。参照符号３０の右には、５０ＭＰａ引張応力の単一の引張等応力線がある。参照符号３０の左には、ゲート電極１８下のチャネル領域内の−２５０ＭＰａの降伏圧縮応力で終わる一連の５本の等応力線がある。ここでも、これはｐ型ＦＥＴ用である。
【００３６】
したがって、図４と図５を比較するとわかるように、７０ＧＰａのヤング率を有する酸化物および約３５０ＧＰａの窒化物のより高ヤング率のスタックと比較して、約２０ＧＰａの概ね低ヤング率のスペーサを使用すると、電界効果トランジスタのチャネル領域内で長手方向により高い圧縮応力が生じる。
【００３７】
図６および図７は、長手方向ではなく垂直方向の応力であるという以外は、図４および図５の応力トポグラフィ・グラフと一致している一対の応力トポグラフィ・グラフを示している。図４および図５と同様に、図６および図７のどちらにも、シリコン表面層１４内にゼロ応力線３０が示されている。ゼロ応力線３０の左には、引張等応力線があり、ゼロ応力線３０の右には、圧縮等応力線がある。スペーサ２２ｂが、向上した硬度と、７０ＧＰａのヤング率を有する酸化物および３５０ＧＰａのヤング率を有する窒化シリコンを有するスタックとを有する材料で形成される限りでは、図６は図４と一致する。スペーサ２２ｂが、低下した硬度と、２０ＧＰａのヤング率とを有する材料で形成される限りでは、図７は図５と一致する。
【００３８】
図６と図７の比較からわかるように、約２０ＧＰａのヤング率の比較的柔らかいスペーサ２２ｂを有する図７のゲート電極１８下のチャネル領域内には、追加の引張等応力線がある。したがって、図７の半導体構造は、向上した電荷キャリア移動度を特定の結晶方位およびドーパント極性の半導体基板に提供できる向上した引張垂直応力を有する。
【００３９】
図８および図９は、図４〜図７の応力トポグラフィ・グラフにおいて示された応力情報をまとめたものである。
【００４０】
図８で、参照符号６１は、２０ＧＰａのヤング率のスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイルに対応する。参照符号６２は、７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイルに対応する。図８からわかるように、低ヤング率スペーサは、一般にゲート電極範囲の中央から約０．０２ミクロンの距離を有するチャネル領域内でより大きな圧縮応力を提供する。
【００４１】
図９では、参照符号７１は、２０ＧＰａのヤング率のスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイルに対応する。参照符号７２は、７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイルに対応する。図９からわかるように、低ヤング率スペーサ内に製作された電界効果トランジスタのチャネル領域は、より高い引張応力を有する。
【００４２】
ｎ極性およびｐ極性に関する長手方向、横方向、垂直方向の順の（００１）シリコンのピエゾ抵抗係数は、以下の通りである（単位は１ｅ−１１／ｐａｓｃａｌ）。（１）ｎ型シリコンの場合、−３１．６、−１７．６、および５３．４、（２）ｐ型シリコンの場合、７１．８、−１．１、および−６６．３。（１１０）ｐ型シリコンのピエゾ抵抗係数は、７１．８、−６６．３、および−１．１である。結晶方位（００１）のシリコンは、通常、バルク・シリコンである。結晶方位（１１０）のシリコンは、通常、シリコン・オン・インシュレータ半導体基板に由来する。電荷キャリア移動度の向上は、通常、ピエゾ抵抗係数を掛けた負荷応力の合計として計算され、長手方向、垂直方向、および横方向それぞれに関して合計される。
【００４３】
チャネル領域内の寸法的に適切な向上した応力の結果として、本発明は、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイス両方の中での電荷キャリア移動度を向上させる機会を提供する。長手方向圧縮応力は、（００１）シリコン半導体基板上に製作される場合であっても、（１１０）シリコン半導体基板上に製作される場合であってもｐ型ＦＥＴデバイスに有利である。垂直引張応力は、（１１０）シリコン半導体基板上に製作されるｐ型ＦＥＴ、または（００１）シリコン半導体基板上に製作されるｎ型ＦＥＴに有利である。
【００４４】
本発明の一実施形態に従う電界効果トランジスタの電荷キャリア移動度の増大を概算するのに使用できる、いくつかの計算アルゴリズムがある。高ヤング率スペーサと比較した低ヤング率スペーサに関するおおよその合計として、ｎ型ＦＥＴは電荷キャリア移動度が約１６パーセント向上したものと予想され、ｐ型ＦＥＴは電荷キャリア移動度が約２０パーセント向上したものと予想される。さらに、ｐ型ＦＥＴトランジスタには、（００１）シリコン表面と比較すると、（１１０）シリコン表面上に形成された場合に、電荷キャリア移動度の有利性が加わる。
【００４５】
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明を例示するものである。本発明、さらには添付の特許請求の範囲に従う一実施形態をそのまま提供しつつ、本発明の好ましい実施形態に従って、方法、材料、構造、および寸法に対して改変および修正を行うことができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図２】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図３】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図４】本発明の製作されていない電界効果トランジスタの横応力のトポグラフィ・グラフである。
【図５】本発明の製作された電界効果トランジスタの横応力のトポグラフィ・グラフである。
【図６】本発明の製作されていない電界効果トランジスタの垂直応力のトポグラフィ・グラフである。
【図７】本発明の製作された電界効果トランジスタの垂直応力のトポグラフィ・グラフである。
【図８】図４〜図７のトポグラフィ・グラフをまとめた横応力のグラフである。
【図９】図４〜図７のトポグラフィ・グラフをまとめた垂直応力のグラフである。
【符号の説明】
【００４７】
１０ 半導体基板
１２ 埋め込まれた酸化物層
１２ 埋め込まれた絶縁体層
１４ 半導体表面層
１６ ゲート誘電層
１８ ゲート電極
２０ａ スペーサ拡張領域
２０ａ’ ソース／ドレイン領域
２０ｂ スペーサ拡張領域
２０ｂ’ ソース／ドレイン領域
２２ａ スペーサ
２２ｂ スペーサスペーサ
２４ａ シリサイド領域
２４ｂ シリサイド領域
２４ｃ シリサイド領域
２６ エッチ・ストップ・ライナ層
３０ ゼロ応力線
６１ ２０ＧＰａのヤング率スペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイル
６２ ７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイル
７１ ２０ＧＰａのヤング率スペーサを備えて製作された電界効果トランジスタの垂直応力プロファイル
７２ ７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイル
【技術分野】
【０００１】
本発明は、一般には半導体構造内における物理的応力に関する。より詳細には、本発明は、例えば金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの半導体構造内における物理的応力によって誘発される電荷キャリア移動度の変更に関する。
【背景技術】
【０００２】
半導体デバイスの設計および開発における最近の進歩により、半導体デバイス構成要素へ物理的負荷応力を導入することが必要となってきた。物理的負荷応力は、しばしば電荷キャリア移動度を変更させる。特に、向上した電荷キャリア移動度は、一般に半導体デバイス性能を向上させる。
【０００３】
半導体デバイス内での応力に誘発された性能向上には、さまざまな例がある。例えば、U.S.Patent No. 6,717,216では、Ｄｏｒｉｓ等が、デバイス内に電荷キャリア移動度の向上をもたらすために、アンダーカット領域内に圧縮応力を有するシリコン・オン・インシュレータ電界効果トランジスタデバイスを教示している。さらに、U.S.Patent No. 6,825,529では、Ｃｈｉｄａｍｂａｒｒａｏ等が、ゲート側壁スペーサ材料が、ゲート電極下の半導体チャネル領域内の引張応力または圧縮応力に影響を及ぼすことができるということを教示している。
【０００４】
電荷キャリア移動度の変更をもたらす、半導体構造内のさまざまな場所における圧縮応力または引張応力の他の例も知られている。一般にピエゾ抵抗係数が、例えば半導体基板のドーピングおよび結晶方位を含むいくつかの変数の関数として異なることから、通常、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイスは、圧縮応力および引張応力に対して異なった反応をする。したがって、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイス内で応力が加わる構成要素は、特別に工作され、最適化されることを必要とする場合が多い。
【特許文献１】U.S. Patent No. 6,717,216
【特許文献２】U.S. Patent No. 6,825,529
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体の設計および開発における傾向は、より小さい寸法でも向上した性能を維持することである。したがって、性能が向上したＭＯＳＦＥＴなどの半導体デバイスを形成する新規な構造および方法の必要性が、引き続き存在するであろう。この目的のために、半導体技術においては、物理的に応力を加えられた構造が引き続き使用されるものと思われる。半導体デバイスの性能向上のために物理的応力を有利に使用する、代替の半導体構造および製作方法が望ましい。
【課題を解決するための手段】
【０００６】
本発明は、性能が向上した、例えばＭＯＳＦＥＴなどの半導体構造を提供する。
【０００７】
本発明は、この半導体構造を容易に製造するための方法も提供する。
【０００８】
本発明に従えば、半導体構造は半導体基板を含み、この半導体基板は、半導体基板表面上に（すなわち、突き出て(over)）配置されたゲート電極と、半導体基板内のゲート電極下のチャネル領域とを含む。スペーサが、ゲート電極の側壁に隣接して形成される。このスペーサは、約１０〜約５０ギガパスカル（ＧＰａ）のヤング率(Young's modulus)を有する材料で形成される。通常のスペーサ材料と比較して、このヤング率は非常に低い。このより低ヤング率のスペーサにより、エッチ・ストップ窒化物ライナからチャネルまでの応力の伝わりが向上する。この向上は、スペーサが、プラズマＣＶＤ（ＰＥＣＶＤ）、または高速熱化学気相成長（ＲＴＣＶＤ）した窒化シリコン（通常、約３５０ＧＰａのヤング率を有する）、あるいは低温酸化（ＬＴＯ）またはＰＥＣＶＤ堆積を使用して形成された酸化シリコン（通常、約７０ＧＰａのヤング率を有する）で作製されるその他の類似構造と相関している。
【０００９】
本発明は、指定された範囲のヤング率を有するスペーサは、本発明で教示する範囲を上回るヤング率（すなわち、５０ＧＰａを超える）を有する（前述の）材料で形成されたスペーサを有する類似の半導体構造と比較して、特定の半導体構造内で向上した応力をもたらすという観測に基づくものである。引張エッチ・ストップ窒化物ライナを低ヤング率スペーサと組み合わせて使用すると、向上した長手方向引張応力および垂直圧縮応力がｎ型ＦＥＴのチャネル領域において得られる。圧縮エッチ・ストップ窒化物ライナを低ヤング率スペーサと組み合わせて使用すると、向上した長手方向圧縮応力および垂直引張応力がｐ型ＦＥＴのチャネル領域において得られる。これらの向上した応力はさらに、向上した電荷キャリア移動度ももたらす。本発明は、特に、ｎ型ＦＥＴ、ｐ型ＦＥＴ、およびそれらの組合せを含む電界効果トランジスタに適用できる。
【００１０】
本発明は、特定のプラズマＣＶＤ法を利用して形成される特定の酸化シリコン材料から構成される、比較的低ヤング率のスペーサも提供する。本発明の方法を使用して形成されるスペーサは、電界効果トランジスタを製作する際にフッ化水素酸エッチング液が使用される場合に、特に低いエッチング速度を有する。
【発明を実施するための最良の形態】
【００１１】
本発明は、半導体構造および半導体構造の製作方法を提供する。この半導体構造は、電荷キャリア移動度に関する性能を向上させて製作することができる。本発明は、半導体構造内のゲート電極側壁に隣接して形成された、特定範囲のヤング率を有するスペーサを使用することによって、前述の結果を達成する。このヤング率範囲は、一般に低いものである。「低い」とは、約５０ＧＰａ未満ということであり、好ましくは約１０〜約５０ＧＰａであることを意味する。低ヤング率を有する側壁スペーサは、非常に応力が加えられたエッチ・ストップ窒化物ライナと併せて使用されると、ゲート電極下のチャネル内に、向上した横方向の圧縮応力と向上した垂直方向の引張応力とをもたらす。適切な半導体基板結晶方位と組み合わさると、このスペーサは半導体構造内で向上した電荷キャリア移動度を提供することを支援する。
【００１２】
本発明は、電界効果トランジスタに適用可能であることが好ましいが、本発明はそれに限定されない。本発明は、ゲートが、それに隣接して形成されたスペーサを有する、半導体基板内のチャネル領域上のゲート型電極またはそれに関連した構造を使用できるいくつかの半導体デバイスのいずれにも適用できる。
【００１３】
図１〜図３は、本発明の一実施形態に従って電界効果トランジスタを製造する際の漸進的な段階の結果を示す一連の概略断面図を示している。
【００１４】
図１は、半導体基板１０を示している。半導体基板１０上には埋め込まれた絶縁体層１２が配置され、埋め込まれた絶縁体層１２上には半導体表面層１４が配置される。埋め込まれた絶縁体層１２は、結晶または非結晶の酸化物または窒化物であってもよい。層１０、１２、および１４を含む基板は、例えばＳＩＭＯＸ(separation by ion implantation of oxygen)や層転写技法などの従来の方法を利用して形成される。
【００１５】
半導体基板１０、埋め込まれた絶縁体層１２、および半導体表面層１４の構造は、通常はシリコン・オン・インシュレータ半導体基板であるＳＯＩ(semiconductor-on-insulator semiconductor)半導体基板を含む。しかし、本発明は、シリコン・オン・インシュレータ半導体基板内に形成される半導体構造には限定されない。本発明は、バルク半導体基板またはＳＧＯＩ(SiGe-on-insulator)基板内に形成される半導体デバイスも含む。本発明は、通常、シリコン半導体基板、シリコンゲルマニウム合金半導体基板、および化合物半導体基板を使用して実施してもよい。
【００１６】
本発明は、バルク・シリコン半導体基板、ＳＯＩ半導体基板、または、異なる結晶方位の少なくとも２つの表面領域を有することができるＨＯＴ(hybrid oriented technology)半導体基板を用いて実施することができる。シリコン半導体基板の一般的な結晶配列は、(１００)、(１１１)、および(１１０)である。ハイブリッド基板は、第１の結晶方位を有する１つの表面領域と、第１の結晶方位と異なる第２の結晶方位の第２の表面領域とを含むことができる。
【００１７】
また図１は、半導体表面層１４上に配置されたゲート誘電層１６と、ゲート誘電層１６の少なくとも一部上に配置されたゲート電極も示している。最後に図１は、半導体表面層１４内に配置され、ゲート電極１８下の半導体表面層内のチャネル領域によって分離された軽度にドーピングした一対の拡張領域２０ａおよび２０ｂを示している。
【００１８】
ゲート誘電層１６は、通常、約１０〜約７０オングストロームの厚さに形成された酸化物、窒化物、酸窒化物、またはそれらの組合せから構成される。好ましくは、ゲート誘電体１６として、真空中の測定で約４．０以上の誘電率を有する酸化物が使用される。ゲート電極１８は、通常、約１０００〜約３０００オングストロームの厚さに形成された高濃度にドーピング（すなわち１立方センチメートルあたり１×１０２０〜１×１０２１ドーパント原子）したポリシリコン材料で形成される。ドーピングしたポリシリコンに加えて、ゲート電極はまた、ドーピングしたｐｏｌｙ−ＳｉＧｅ、導電性元素金属、導電性元素金属合金、導電性元素金属シリサイド、導電性元素金属の窒化物、または、ドーピングしたｐｏｌｙ−Ｓｉとの組合せを含む、それらの任意の組合せも含むことができる。
【００１９】
軽度にドーピングした一対の拡張領域２０ａおよび２０ｂは、比較的低ドーズ量のイオン注入法を利用して形成されて、１立方センチメートルあたり約１×１０２０〜約５×１０２０ドーパント原子の濃度で適切な極性のドーパントを提供する。軽度にドーピングした一対の拡張領域２０ａおよび２０ｂは、本発明の一部の実施形態では任意でもよい。また、図１には特に示していないが、本発明の一部の実施形態では、任意のハロ・イオン注入を使用してもよい。
【００２０】
図２は、ゲート電極１８およびゲート誘電層１６に隣接し、それらと結合するように配置された一対のスペーサ２２ａおよび２２ｂを示している。また図２は、軽度にドーピングした一対の拡張領域２０ａおよび２０ｂを組み込む一対のソース／ドレイン領域２０ａ’および２０ｂ’も示している。一対のソース／ドレイン領域２０ａ’および２０ｂ’も、半導体表面層１４内に配置されている。一対のソース／ドレイン領域２０ａ’および２０ｂ’は、ゲート電極１８下のチャネル領域に境界を接するように続いている。
【００２１】
一対のスペーサ２２ａおよび２２ｂは、本発明の主題の一部を提供する材料で形成される。スペーサ２２ａおよび２２ｂを形成する際の材料の制限は、さらに詳細に以下で開示する。
【００２２】
一対のソース／ドレイン領域２０ａおよび２０ｂは、追加のイオン注入法を使用しながら、適切なドーパント濃度および極性に形成される。
【００２３】
図３は、ソース／ドレイン領域２０ａおよび２０ｂならびにゲート電極１８上に配置された一連のシリサイド領域２４ａ、２４ｂ、および２４ｃを示している。図３は、電界効果トランジスタを覆うエッチ・ストップ・ライナ層２６も示している。
【００２４】
一連のシリサイド層２４ａ、２４ｂ、および２４ｃは、約５０〜約３００オングストロームの厚さに形成されるシリサイド材料が生じるように、従来の自己整合化（すなわちサリサイド化）プロセスを利用して形成される。一連のシリサイド層２４ａ、２４ｂ、および２４ｃは、ソース／ドレイン領域２０ａおよび２０ｂならびにゲート電極１８の向上した伝導率を提供することを支援する。一般に、このようなシリサイド材料には、これらには限定されないが、チタンシリサイド、プラチナシリサイド、ニッケルシリサイド、コバルトシリサイド、および他の合金の組合せが含まれる。
【００２５】
シリサイドはゲート電極１８上に示されているが、本発明は、シリサイドがゲート電極１８上に配置されない実施形態も意図している。このような実施形態では、サリサイド化プロセス中、誘電体キャップがゲート電極１８上にある。
【００２６】
最後に、エッチ・ストップ・ライナ層２６が、約３００〜約２０００オングストロームの厚さに形成される窒化シリコン材料、またはその他のエッチ・ストップ誘電体材料で通常形成される。このライナ中の固有応力は、ｎ型ＦＥＴへの張力付与で２ＧＰａまで、ｐ型ＦＥＴへの圧縮力付与で−３．５〜−４ＧＰａまで変化することがある。
【００２７】
最後に図３は、電界効果トランジスタ用の結晶方位基準軸を示している。（００１）に配向された基板を利用して形成される場合、結晶方位面は、Ｌ＝（１１０）、Ｔ＝（１−１０）、およびＶ＝（００１）である。（１１０）に配向された基板を利用して形成される場合、結晶方位面はＬ＝（１１０）、Ｔ＝（００１）、およびＶ＝（１−１０）である。
【００２８】
本発明は、ゲート電極１８下のチャネル領域内の電荷キャリア移動度への一対のスペーサ２２ａおよび２２ｂの材料特性の影響に関する。この目的のために、本発明は、一対スペーサの２２ａおよび２２ｂが、好ましくは約１０〜約５０ＧＰａ、より好ましくは約１０〜約２５ＧＰａ、最も好ましくは約１５〜約２０ＧＰａのヤング率を有する比較的柔らかい材料を含むものとする。この後に一連の応力トポグラフィ・グラフで示すように、特定のシリコン半導体基板結晶方位に製作される場合、前述の範囲の柔らかさ（低ヤング率材料は、より高いヤング率の材料よりも柔らかい）は、電界効果トランジスタの向上した電荷キャリア移動度性能をもたらす。
【００２９】
本発明は、約１０〜約５０ＧＰａのヤング率を有するスペーサを形成するために使用することができる材料のタイプを具体的には限定しない。実際的な観点から、導体材料、半導体材料、および誘電体材料を含む、いくつかの材料のいずれをも使用することができる。酸化シリコン誘電体材料が望ましい。プラズマＣＶＤ法を使用して形成される未ドープ酸化シリコン誘電体材料も望ましい。このような方法は、以下のものを使用できる。（１）シリコンおよび酸素の原料としてシランおよび亜酸化窒素、（２）窒素、ヘリウム、または水素などのキャリヤ・ガス、（３）１０トール未満、より好ましくは１トール未満の堆積圧力、（４）１秒あたり約５〜約２５オングストローム、より好ましくは１秒あたり約１０〜約２０オングストロームの堆積速度、（５）約４００℃〜約４８０℃、より好ましくは約４３０℃〜約４５０℃の堆積温度。
【００３０】
前述の制限は、スペーサ２２ａおよび２２ｂを形成する未ドープ酸化シリコン材料の形成にとって望ましい。これらの制限を使用すると、本発明は、スペーサ２２ａおよび２２ｂに、フッ化水素酸エッチング液中での特に低いエッチング速度を提供する。このエッチング速度は、熱酸化物のエッチング速度のわずかに約２倍程度であり、他の化学気相成長法で堆積させた酸化シリコンのエッチング速度の１／５程度であってもよい。これらの状況下では、一対のスペーサ２２ａおよび２２ｂを最小限にエッチングしながら、半導体構造のサリサイド化前フッ化水素酸洗浄を実行できる。
【００３１】
図４は、本発明に従っていない電界効果トランジスタの長手方向応力のトポグラフィ・グラフを示している。この電界効果トランジスタは、シリコン・オン・インシュレータ（ＳＯＩ）半導体基板内に製作される。
【００３２】
図４は、埋め込まれた酸化物層１２を示している。埋め込まれた酸化物層１２上には、シリコン表面層１４が配置されている。シリコン表面層１４上には、ゲート電極１８が配置されている。スペーサ２２ｂが、ゲート電極１８に結合している。最後に、エッチ・ストップ・ライナ層２６が、ゲート電極１８、スペーサ２２ｂ、およびシリコン表面層１４の露出部を覆って形成されている。
【００３３】
図４に示す応力トポグラフィ・グラフは、各種構成要素のヤング率に対して以下の値を使用して計算される。（１）スペーサ２２ｂは、それぞれ７０ＧＰａおよび３５０ＧＰａのヤング率を有する酸化物および窒化物材料から構成され、窒化物エッチ・ストップ・ライナ層２６は、３５０ＧＰａのヤング率を有するものと仮定し（また、エッチ・ストップ・ライナ層２６は、まず約−２ＧＰａの固有圧縮応力で堆積される）、（２）ゲート電極１８およびシリコン表面層１４は、１５０ＧＰａのヤング率を有するものと仮定し、（３）（参照符合は、図をわかりやすくするために省略されるが、ゲート１８の下の黒くなった線として最小に示される）ゲート誘電体層１６は、７０ＧＰａのヤング率を有するものと仮定する。圧縮応力窒化物エッチ・ストップ層ライナ２６が、ｐ型ＦＥＴ上に使用される。引張窒化物ライナがｎ型ＦＥＴ上に使用される場合には、応力値は逆転する。
【００３４】
図４は、シリコン表面層１４内のゼロ応力線３０を示している。ゼロ応力線３０の右には、５０ＭＰａ引張応力の単一の引張応力トポグラフィ線がある。ゼロ応力線３０の左には、−５０ＭＰａ圧縮応力間隔で増加し、ゲート電極１８の下で−１５０ＭＰａ圧縮応力で終わる一連の３本の圧縮応力線がある。
【００３５】
図５は、計算アルゴリズムが、７０ＧＰａのヤング率を有する酸化シリコンおよび３５０ＧＰａのヤング率を有する窒化物の材料を含むスタックではなく、（本発明の範囲内の）２０ＧＰａのスペーサ２２ｂのヤング率を使用すること以外は、図４の応力トポグラフィ・グラフと一致している応力トポグラフィ・グラフである。図５に示すように、参照符号３０は、やはりシリコン表面層１４内のゼロ応力線に対応する。参照符号３０の右には、５０ＭＰａ引張応力の単一の引張等応力線がある。参照符号３０の左には、ゲート電極１８下のチャネル領域内の−２５０ＭＰａの降伏圧縮応力で終わる一連の５本の等応力線がある。ここでも、これはｐ型ＦＥＴ用である。
【００３６】
したがって、図４と図５を比較するとわかるように、７０ＧＰａのヤング率を有する酸化物および約３５０ＧＰａの窒化物のより高ヤング率のスタックと比較して、約２０ＧＰａの概ね低ヤング率のスペーサを使用すると、電界効果トランジスタのチャネル領域内で長手方向により高い圧縮応力が生じる。
【００３７】
図６および図７は、長手方向ではなく垂直方向の応力であるという以外は、図４および図５の応力トポグラフィ・グラフと一致している一対の応力トポグラフィ・グラフを示している。図４および図５と同様に、図６および図７のどちらにも、シリコン表面層１４内にゼロ応力線３０が示されている。ゼロ応力線３０の左には、引張等応力線があり、ゼロ応力線３０の右には、圧縮等応力線がある。スペーサ２２ｂが、向上した硬度と、７０ＧＰａのヤング率を有する酸化物および３５０ＧＰａのヤング率を有する窒化シリコンを有するスタックとを有する材料で形成される限りでは、図６は図４と一致する。スペーサ２２ｂが、低下した硬度と、２０ＧＰａのヤング率とを有する材料で形成される限りでは、図７は図５と一致する。
【００３８】
図６と図７の比較からわかるように、約２０ＧＰａのヤング率の比較的柔らかいスペーサ２２ｂを有する図７のゲート電極１８下のチャネル領域内には、追加の引張等応力線がある。したがって、図７の半導体構造は、向上した電荷キャリア移動度を特定の結晶方位およびドーパント極性の半導体基板に提供できる向上した引張垂直応力を有する。
【００３９】
図８および図９は、図４〜図７の応力トポグラフィ・グラフにおいて示された応力情報をまとめたものである。
【００４０】
図８で、参照符号６１は、２０ＧＰａのヤング率のスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイルに対応する。参照符号６２は、７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイルに対応する。図８からわかるように、低ヤング率スペーサは、一般にゲート電極範囲の中央から約０．０２ミクロンの距離を有するチャネル領域内でより大きな圧縮応力を提供する。
【００４１】
図９では、参照符号７１は、２０ＧＰａのヤング率のスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイルに対応する。参照符号７２は、７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイルに対応する。図９からわかるように、低ヤング率スペーサ内に製作された電界効果トランジスタのチャネル領域は、より高い引張応力を有する。
【００４２】
ｎ極性およびｐ極性に関する長手方向、横方向、垂直方向の順の（００１）シリコンのピエゾ抵抗係数は、以下の通りである（単位は１ｅ−１１／ｐａｓｃａｌ）。（１）ｎ型シリコンの場合、−３１．６、−１７．６、および５３．４、（２）ｐ型シリコンの場合、７１．８、−１．１、および−６６．３。（１１０）ｐ型シリコンのピエゾ抵抗係数は、７１．８、−６６．３、および−１．１である。結晶方位（００１）のシリコンは、通常、バルク・シリコンである。結晶方位（１１０）のシリコンは、通常、シリコン・オン・インシュレータ半導体基板に由来する。電荷キャリア移動度の向上は、通常、ピエゾ抵抗係数を掛けた負荷応力の合計として計算され、長手方向、垂直方向、および横方向それぞれに関して合計される。
【００４３】
チャネル領域内の寸法的に適切な向上した応力の結果として、本発明は、ｎ型ＦＥＴデバイスおよびｐ型ＦＥＴデバイス両方の中での電荷キャリア移動度を向上させる機会を提供する。長手方向圧縮応力は、（００１）シリコン半導体基板上に製作される場合であっても、（１１０）シリコン半導体基板上に製作される場合であってもｐ型ＦＥＴデバイスに有利である。垂直引張応力は、（１１０）シリコン半導体基板上に製作されるｐ型ＦＥＴ、または（００１）シリコン半導体基板上に製作されるｎ型ＦＥＴに有利である。
【００４４】
本発明の一実施形態に従う電界効果トランジスタの電荷キャリア移動度の増大を概算するのに使用できる、いくつかの計算アルゴリズムがある。高ヤング率スペーサと比較した低ヤング率スペーサに関するおおよその合計として、ｎ型ＦＥＴは電荷キャリア移動度が約１６パーセント向上したものと予想され、ｐ型ＦＥＴは電荷キャリア移動度が約２０パーセント向上したものと予想される。さらに、ｐ型ＦＥＴトランジスタには、（００１）シリコン表面と比較すると、（１１０）シリコン表面上に形成された場合に、電荷キャリア移動度の有利性が加わる。
【００４５】
本発明の好ましい実施形態は、本発明を限定するものではなく、本発明を例示するものである。本発明、さらには添付の特許請求の範囲に従う一実施形態をそのまま提供しつつ、本発明の好ましい実施形態に従って、方法、材料、構造、および寸法に対して改変および修正を行うことができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図２】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図３】本発明の電界効果トランジスタを製作する際の一段階の結果を示す概略断面図である。
【図４】本発明の製作されていない電界効果トランジスタの横応力のトポグラフィ・グラフである。
【図５】本発明の製作された電界効果トランジスタの横応力のトポグラフィ・グラフである。
【図６】本発明の製作されていない電界効果トランジスタの垂直応力のトポグラフィ・グラフである。
【図７】本発明の製作された電界効果トランジスタの垂直応力のトポグラフィ・グラフである。
【図８】図４〜図７のトポグラフィ・グラフをまとめた横応力のグラフである。
【図９】図４〜図７のトポグラフィ・グラフをまとめた垂直応力のグラフである。
【符号の説明】
【００４７】
１０ 半導体基板
１２ 埋め込まれた酸化物層
１２ 埋め込まれた絶縁体層
１４ 半導体表面層
１６ ゲート誘電層
１８ ゲート電極
２０ａ スペーサ拡張領域
２０ａ’ ソース／ドレイン領域
２０ｂ スペーサ拡張領域
２０ｂ’ ソース／ドレイン領域
２２ａ スペーサ
２２ｂ スペーサスペーサ
２４ａ シリサイド領域
２４ｂ シリサイド領域
２４ｃ シリサイド領域
２６ エッチ・ストップ・ライナ層
３０ ゼロ応力線
６１ ２０ＧＰａのヤング率スペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイル
６２ ７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの長手方向応力プロファイル
７１ ２０ＧＰａのヤング率スペーサを備えて製作された電界効果トランジスタの垂直応力プロファイル
７２ ７０／３５０ＧＰａのヤング率を有する結合された酸化物／窒化物スタックを有するスペーサを備えて製作された電界効果トランジスタの垂直応力プロファイル
【特許請求の範囲】
【請求項１】
チャネル領域を含む半導体基板と、
前記チャネル領域上の前記半導体基板上に配置されるゲート電極と、
前記ゲート電極の側壁に隣接するスペーサとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する材料で形成される半導体構造。
【請求項２】
前記スペーサが誘電体材料から構成される、請求項１に記載の構造。
【請求項３】
前記スペーサが導体材料から構成される、請求項１に記載の構造。
【請求項４】
チャネル領域を含む半導体基板上にゲート電極を形成するステップと、
前記ゲート電極の側壁に隣接するスペーサを形成するステップとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する材料で形成される、半導体構造の製作方法。
【請求項５】
チャネル領域を有する半導体基板上にゲート電極を形成するステップと、
前記ゲート電極の側壁に隣接するスペーサを形成するステップとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する酸化シリコン材料で形成される、半導体構造の製作方法。
【請求項６】
前記酸化シリコン材料が、プラズマＣＶＤ法を使用して形成される、請求項５に記載の方法。
【請求項７】
前記プラズマＣＶＤ法が、シリコン原料としてシランを、酸化剤原料として亜酸化窒素を使用する、請求項６に記載の方法。
【請求項８】
前記プラズマＣＶＤ法が、４００℃〜４８０℃の堆積温度を使用する、請求項６に記載の方法。
【請求項９】
前記プラズマＣＶＤ法が、１秒あたり５〜２５オングストロームの堆積速度を使用する、請求項６に記載の方法。
【請求項１】
チャネル領域を含む半導体基板と、
前記チャネル領域上の前記半導体基板上に配置されるゲート電極と、
前記ゲート電極の側壁に隣接するスペーサとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する材料で形成される半導体構造。
【請求項２】
前記スペーサが誘電体材料から構成される、請求項１に記載の構造。
【請求項３】
前記スペーサが導体材料から構成される、請求項１に記載の構造。
【請求項４】
チャネル領域を含む半導体基板上にゲート電極を形成するステップと、
前記ゲート電極の側壁に隣接するスペーサを形成するステップとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する材料で形成される、半導体構造の製作方法。
【請求項５】
チャネル領域を有する半導体基板上にゲート電極を形成するステップと、
前記ゲート電極の側壁に隣接するスペーサを形成するステップとを含み、
前記スペーサが、１０〜５０ＧＰａのヤング率を有する酸化シリコン材料で形成される、半導体構造の製作方法。
【請求項６】
前記酸化シリコン材料が、プラズマＣＶＤ法を使用して形成される、請求項５に記載の方法。
【請求項７】
前記プラズマＣＶＤ法が、シリコン原料としてシランを、酸化剤原料として亜酸化窒素を使用する、請求項６に記載の方法。
【請求項８】
前記プラズマＣＶＤ法が、４００℃〜４８０℃の堆積温度を使用する、請求項６に記載の方法。
【請求項９】
前記プラズマＣＶＤ法が、１秒あたり５〜２５オングストロームの堆積速度を使用する、請求項６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００７−１２９２２３（Ｐ２００７−１２９２２３Ａ）
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願番号】特願２００６−２９４９１１（Ｐ２００６−２９４９１１）
【出願日】平成１８年１０月３０日（２００６．１０．３０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成１９年５月２４日（２００７．５．２４）
【国際特許分類】
【出願日】平成１８年１０月３０日（２００６．１０．３０）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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