【課題】耐圧特性を改善した半導体装置を提供する。
【解決手段】半導体装置は、半導体基板に形成された第１電極と、該第１電極の周囲に形成された環形状の第２電極と、該第１電極及び該第２電極に接続された抵抗体とを備える。前記抵抗体は、前記第１電極の周囲に渦巻き形状に配置されると共に、前記第２電極近傍の外周側の渦巻きの間隔が、前記第１電極に接続する内周側の渦巻きの間隔よりも広く配置されている。 （もっと読む）

【課題】チャネルの閾値調整が容易で、オン抵抗の小さい高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面から所定の深さまで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ゲート酸化膜５００の下のチャネル部５５０の一部に形成される閾値調整用拡散部５５５と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】高耐圧と低オン抵抗を両立する高耐圧半導体装置及びその製造方法を提供する。
【解決手段】第１導電型であるｐ型の半導体基板１００上に形成された第２導電型であるｎ型のソース領域２００と、半導体基板１００の表面領域に高濃度の第２導電型であるｎ型で形成された高濃度拡散層３１０を有し、半導体基板１００の表面から高深度領域まで形成された第２導電型であるｎ型の電界緩和層３００と、電界緩和層３００の領域内においてソース領域２００から遠い領域の上層領域に形成されたドレイン領域４００と、ドレイン領域４００とソース領域２００の間で半導体基板１００の表面の活性領域に形成されたゲート酸化膜５００と、ドレイン領域４００とゲート酸化膜５００の間の半導体層表面に形成されたＬＯＣＯＳ酸化膜６００と、ゲート酸化膜５００上からＬＯＣＯＳ酸化膜６００上に張り出して形成されたゲート電極５１０と、を有して構成する。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡおよび第２絶縁膜ＬＢを介して複数の第２フローティングフィールドプレートＦＢが形成される。その上には第３絶縁膜ＬＣを介して、複数の第３フローティングフィールドプレートＦＣが形成される。ｎ⁺ドレイン領域１１８の上に接続したドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有する。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現する。
【解決手段】ＭＯＳトランジスタのドレインは、チャネル長方向で一端がＰ型低濃度ウェル３内に配置され、他端がＰ型ウェル５内に配置されたＮ型低濃度ドレイン７と、低濃度ウェル３上の低濃度ドレイン７内に低濃度ドレイン７の端部とは間隔をもって配置されたＮ型高濃度ドレイン９からなる。ソースは、チャネル長方向で一端が低濃度ドレイン７とは間隔をもって低濃度ウェル３内に配置され、他端がウェル５内に配置されたＮ型高濃度ソース１１と、低濃度ウェル３内で高濃度ソース１１に隣接し、低濃度ドレイン７とは間隔をもって配置されたＮ型低濃度ソース１３からなる。ゲート電極１９は、高濃度ドレイン９−低濃度ソース１３間の低濃度ウェル３上及び低濃度ドレイン７上に高濃度ドレイン９とは間隔をもって配置されている。 （もっと読む）

【課題】 ＤＣＢＬストレスによるオフ耐圧性能を向上させた高耐圧ＬＤＭＯＳを提供する。
【解決手段】 半導体基板に形成され、トレンチにより素子分離され、ソース領域がドレイン領域で挟まれたＭＯＳトランジスタであり、ゲート電極に接続されたメタル層ゲート配線がＰ型ドリフト層上を通過するように前記トレンチ外に引き出されている高耐圧ＬＤＭＯＳ。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）

【課題】低オン抵抗かつ高耐圧で高速スイッチング可能な半導体装置をキャリアのライフタイムコントロールの為の格子欠陥を形成していない半導体基板で実現する。
【解決手段】Ｐ型Ｓｉからなる基板１の表面部に形成されたＮ型不純物層であるリサーフ領域２と、Ｐ型不純物層であるベース領域３と、高濃度のＮ型不純物層であるエミッタ／ソース領域８と、リサーフ領域２内に形成された低濃度のＰ型不純物層であるコレクタ領域４と、コレクタ領域４に隣接して形成され別断面に位置する高濃度のＮ型不純物層であるドレイン領域と、高濃度のＰ型不純物層であるベース接続領域１０と、ゲート絶縁膜６と、ゲート電極７とからなる横型ハイブリットＩＧＢＴにおいて、コレクタ領域４が別断面に位置するドレイン領域よりも浅く形成されている。 （もっと読む）

【課題】活性領域における電界の部分的な集中を防止する。
【解決手段】半導体装置は、分離絶縁領域（６）に囲まれた活性領域に形成された第１の拡散領域と第２の拡散領域と、第１の拡散領域と第２の拡散領域との間に形成された溝状のトレンチ領域と、トレンチ領域上に形成されたゲート絶縁膜（１０）と、トレンチ領域を埋め込むようにゲート絶縁膜上に形成されたゲート電極（１１）と、ゲート絶縁膜と分離絶縁領域とで挟まれた領域のうち上層側に位置する領域に形成された保護絶縁膜（４）と、を備える。 （もっと読む）

【課題】トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。
【解決手段】ゲート電極２６と、第１不純物濃度を有するチャネル領域２２と、第１不純物濃度よりも大きな第２不純物濃度を有するソース・ドレイン拡散領域２１と、チャネル領域２２とソース・ドレイン拡散領域２１とが重複する領域に形成され、第２不純物濃度よりも大きな第３不純物濃度を有する重複領域２４と、第２不純物濃度よりも大きな第４不純物濃度を有するコンタクト領域２３と、ソース・ドレイン拡散領域２１の一部領域内に形成され、第２不純物濃度よりも大きく且つ第４不純物濃度よりも小さい第５不純物濃度を有する不純物拡散領域２７とを備え、不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成される。 （もっと読む）

【課題】ハイサイド素子として用いても誤動作が少なく、かつ耐圧を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ^-エピタキシャル領域ＥＰ１が形成されている。ｐ^-エピタキシャル領域ＥＰ１の主表面側には、ｐ^-エピタキシャル領域ＥＰ２が形成されている。ｐ^-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ^-エピタキシャル領域ＥＰ１とｐ^-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにフローティング電位のｎ⁺埋め込み領域ＮＢが形成されている。ｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ２との間には、ｐ^-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ⁺埋め込み領域ＰＢが形成されている。 （もっと読む）

【課題】電流コラプス現象およびゲートリーク電流を抑制することが可能な電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタ１は、基板１０と、チャネル層１１と、キャリア供給層１２と、ソース電極２１と、ドレイン電極２２と、ゲート電極２３と、ソース電極２１とドレイン電極２２との間でキャリア供給層１２に積層されて電流コラプス現象を抑制する第１絶縁層３１と、ドレイン電極２２に対向する第１絶縁層３１の端とドレイン電極２２との間に形成された開口部４０と、開口部４０に露出したキャリア供給層１２に積層された第２絶縁層３２とを備える。 （もっと読む）

【課題】インパクトイオン化現象によって発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、ＡｌＧａＮ（窒化アルミニウムガリウム）層２８、ＧａＮ（窒化ガリウム）層２９を備えている。インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御する。 （もっと読む）

【課題】横型の電界効果トランジスタを備えた半導体装置であって、素子面積を大きくしても特性が均一な半導体装置を提供する。
【解決手段】第１導電型の半導体層１１と、第２導電型のディープウエル１２と、第１導電型のウエル１３と、前記ウエル内に形成された第２導電型のソース層１５と、第２導電型のドレイン層１７と、前記ディープウエルの上層部分に形成され、前記ドレイン層に接続される第２導電型のコンタクト層１９と、前記ソースドレイン間の領域の直上域に設けられたゲート電極２１と、第２導電型のドリフト層１８と、を備え、前記ソース層と前記ドレイン層との間に逆バイアス電圧が印加された状態において、前記ソース層と前記ドレイン層との間ではパンチスルーが発生せず、前記ドレイン層と前記ウエルとの間の第１の空乏層と、前記ウエルと前記ディープウエルとの間の第２の空乏層とが前記ウエルと前記ドレイン層の接合耐圧以下で繋がる。 （もっと読む）

【課題】所望の耐圧の半導体装置を容易に得ることが可能な技術を提供する。
【解決手段】ｐ^-半導体基板１上にはエピタキシャル層であるｎ^-半導体層２が設けられている。ｎ^-半導体層の内部には、ｎ^-半導体層２の上面からｐ^-半導体基板１との界面にかけて、ｎＭＯＳ領域２０２を区分するｐ不純物領域３が設けられている。ｎＭＯＳ領２０２のｎ^-半導体層２に形成されたＭＯＳトランジスタ１０２は、ｎＭＯＳ領域２０２内のｎ^-半導体層２の上面内に設けられたｎ⁺不純物領域１２と、ｎ⁺不純物領域１２に電気的に接続されたドレイン電極２４とを有している。ｎ^-半導体層２のうち少なくとｐ不純物領域３とｎ⁺不純物領域１２との間のｎ^-半導体層２の上面内にはｎ拡散領域７０が設けられている。 （もっと読む）

【課題】ゲート幅方向端部Ｅを取り囲むフィールド酸化膜コーナー部１９近傍の活性領域１４に形成された、高濃度Ｎ型ドリフト層５の部分で絶縁破壊することにより、ＤＭＯＳトランジスタのソース・ドレイン間絶縁破壊電圧ＢＶＤＳが低下することを防止する。
【解決手段】ゲート幅方向端部Ｅの活性領域１４の幅を、ゲート幅方向中央部より広く形成することによりフィールド酸化膜コーナー部１９を、ゲート幅方向端部Ｅに形成されたＰ型ボディ層４からゲート幅方向端部の外側に遠ざける。これにより、デバイス面積を拡大することなく、Ｐ型ボディ層４から、フィールド酸化膜コーナー部１９の近傍に形成される高濃度Ｎ型ドリフト層５を遠ざける事ができる。 （もっと読む）

【課題】構造が複雑なフィールドプレート構造を用いずに、ゲート電極端での電界集中を緩和することができる半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴ１０は、基板上にバッファ層を介して形成されたｐ−ＧａＮ層１４と、ゲート絶縁膜１５と、ゲート電極２０と、ソース電極と、ドレイン電極１７とを有する。ゲート電極２０は、ゲート電圧を印加するための電極で、ドーパントが高濃度にドーピングされたポリシリコンを用いた第１の領域（ゲート電極１）２１と、高抵抗のポリシリコンを用いた第２の領域（ゲート電極２）２２とを有する。両ゲート電極２１、２２間に抵抗勾配部２３がある。第２の領域２２では緩やかに電位が変化する電位勾配３０ができる。これにより、ゲート電極端３１において、電圧の微分である電界がピーク３２で示すように小さくなり、ゲート電極端３１での電界集中を緩和することができる。 （もっと読む）