【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】半導体装置の耐圧を向上させる。
【解決手段】半導体装置１０は、ｐ型半導体基板１、ｐ型半導体基板１内に設けられたｎ型ドリフト領域３、及びｎ型ドリフト領域３内に設けられたｐ型ボディ領域４を含む。ｐ型ボディ領域４の側面とｎ型ドリフト領域３とのｐｎ接合部２２の上方に、そのｐｎ接合部２２に沿って、環状のゲート電極６が設けられる。このゲート電極６の一部を挟んでｎ型ドリフト領域３内及びｐ型ボディ領域４内にそれぞれ、ｎ型ドレイン領域７及びｎ型ソース領域８が設けられる。 （もっと読む）

【課題】ゲート電圧の閾値電圧がばらつくことを抑制することができると共に、チャネル抵抗を低減させることができる半導体装置を提供する。
【解決手段】ベース領域４、ソース領域６、ドレイン領域７の不純物濃度を均一とし、第１、第２トレンチ８ａ、８ｂをベース領域４よりも浅く形成する。このような半導体装置では、ベース領域４、ソース領域６、ドレイン領域７の不純物濃度が均一とされているため、ゲート電圧の閾値電圧がばらつくことを抑制することができ、また、ソース領域６およびドレイン領域７を深くすることによりチャネル領域を有効に活用でき、チャネル抵抗を低減することができる。さらに、第１、第２トレンチ８ａ、８ｂをベース領域４より浅く形成しているため、ベース領域４のうち第１、第２トレンチ８ａ、８ｂより深く形成されている部分にはチャネル領域が形成されず、ソース領域６から深さ方向に電流が流れることを抑制することができる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】３次元構造のパワーＭＯＳトランジスタやＩＢＧＴの破壊耐量を改善する。
【解決手段】一つの実施形態の半導体装置には、Ｎ^＋基板１に溝２１が設けられ、溝２１に積層形成されるＮ層２、Ｎ⁻層３、Ｐ層４、及びＮ^＋層５が溝２１を覆うように設けられる。Ｎ^＋層５に、Ｎ^＋基板１に対して垂直方向では一部がＮ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では一部がＮ^＋層５を貫通してＰ層４側面が露呈するように溝２２が設けられ、溝２２にＰ^＋層６が溝２２を覆うように設けられる。Ｎ^＋基板１に対して垂直方向では、Ｎ^＋層５を貫通してＰ層４表面が露呈され、Ｎ^＋基板１に対して水平方向では、Ｐ層４を貫通して一端でＮ⁻層３側面が露呈し、他端でＮ^＋層５側面が露呈し、Ｐ^＋層６の間及び側面と離間して配置形成される溝２３が設けられる。溝２３に、トレンチゲート１１が溝２３を覆うように設けられる。 （もっと読む）

【課題】絶縁膜上に保護膜を形成した構造において、絶縁耐圧の低下を防ぐ。
【解決手段】基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置により上記課題を解決する。 （もっと読む）

【課題】パワーデバイスの高耐圧とオン抵抗の低減とを同時に実現する。
【解決手段】実施形態に係わる半導体装置は、半導体基板１０１内のソース領域１０７Ａ、ドレイン領域１０７Ｂ、及びドレイン領域１０７Ｂに接したドリフト領域１０５と、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のドリフト領域１０５内のＳＴＩ絶縁層Ｉ−２と、ＳＴＩ絶縁層Ｉ−２上、ドリフト領域１０５上、並びに、ソース領域１０７Ａ及びドレイン領域１０７Ｂ間のチャネル領域上のゲート電極１１０とを備える。ＳＴＩ絶縁層Ｉ−２は、第１及び第２のトレンチの内面上の第１の酸化膜１０２及び窒化膜１０３と、第１及び第２のトレンチを満たす窒化膜１０３上の第２の酸化膜１０４とを備える。第２のトレンチは、第１のトレンチ内に形成され、第１のトレンチの底面よりも低い底面を有し、第１のトレンチの幅よりも狭い幅を有する。 （もっと読む）

【課題】ＭＯＳＦＥＴの耐圧を向上させる。
【解決手段】半導体基板上に形成された平面形状が円形の給電部１ｐと給電部１ｐを中心としたリング状のガードリング領域１ｇとの間に、給電部１ｐを中心として放射状に延在するゲート電極Ｇ１を給電部１ｐを中心とする円周上に並べて複数配置し、前記円周上で隣り合うゲート電極Ｇ１同士の間にソース領域Ｓ１またはドレイン領域Ｄ１を形成する。これにより、ゲート電極Ｇ１の下部のウエルとソース領域Ｓ１とドレイン領域Ｄ１との間に寄生バイポーラトランジスタが形成されることを防ぐ。 （もっと読む）

【課題】本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】ＭＯＳ型デバイスのゲート絶縁膜の破壊を防止すると共に、信頼性を向上させ、かつ、チップサイズの増加を抑制した、窒化物系半導体装置を提供することができる、窒化物系半導体装置を提供することを目的とする。
【解決手段】ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。ショットキー電極３０は、ＡｌＧａＮ層２０とショットキー接合されており、ソース電極２４に電気的に接続されている。 （もっと読む）

【課題】ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧を上昇させずに、アバランシェ耐量を向上させる半導体装置を提供する。
【解決手段】Ｐ^-型基板の表面部に形成されたＮ型リサーフ領域と、Ｐ型ベース領域と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜と、Ｎ型リサーフ領域内に形成されたＮ＋型ドレイン領域１０９及びＰ＋型コレクタ領域１０８と、ゲート絶縁膜上に形成されたゲート電極１０７と、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９に電気接続されたコレクタ／ドレイン電極と、Ｎ＋型エミッタ／ソース領域１０５に電気接続されたエミッタ／ソース電極と、Ｎ型リサーフ領域内であってＰ型ベース領域及びＮ＋型ドレイン領域１０９とは離隔しＰ＋型コレクタ領域１０８の側面と対向して形成された、Ｎ型リサーフ領域よりも高いキャリア濃度のバッファ領域１１４とを備える半導体装置。 （もっと読む）

【課題】半導体基板上に形成されたＦＥＴのソース側のエクステンション領域の抵抗値を低減し、半導体装置の動作速度を向上することができる技術を提供する。
【解決手段】ゲート電極４ｄの側壁に、ゲート電極４ｄのゲート長方向の幅が異なる第１サイドウォール６ｗおよび第２サイドウォール６ｎをそれぞれ形成する。これにより、第１サイドウォール６ｗおよび第２サイドウォール６ｎの形状によって第１サイドウォール６ｗおよび第２サイドウォール６ｎの下部に自己整合的に形成されるエクステンション領域３７、３８の半導体基板ＳＢの上面の幅をそれぞれ異なる長さで形成する。 （もっと読む）

【課題】ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。
【解決手段】半導体装置を、基板１の上方に設けられたＧａＮ電子走行層２と、ＧａＮ電子走行層２上に設けられた第１ＡｌＧａＮ電子供給層３と、第１ＡｌＧａＮ電子供給層３上に設けられたＡｌＮ電子供給層４と、ＡｌＮ電子供給層４上に設けられた第２ＡｌＧａＮ電子供給層５と、第２ＡｌＧａＮ電子供給層５及びＡｌＮ電子供給層４に設けられたゲートリセス９と、ゲートリセス９に設けられたゲート電極１２とを備えるものとする。 （もっと読む）

【課題】長期信頼性が高い窒化物系化合物半導体および窒化物系化合物半導体素子を提供すること。
【解決手段】アルミニウム原子、ガリウム原子、インジウム原子およびボロン原子から選択される１以上のＩＩＩ族原子と、窒素原子とを含む窒化物系化合物半導体であって、添加物としてドープした金属原子とガリウム格子間原子とが複合体を形成している。好ましくは、前記添加物は鉄またはニッケルである。好ましくは、前記添加物のドープ濃度は、前記ガリウム格子間原子の濃度と同程度である。 （もっと読む）

【課題】小型化できると共に安定的に高耐圧化できる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、Ｐ型の半導体基板１と、半導体基板１の表面のＰ−型の拡散領域２ａ，２ｂと、拡散領域２ｂに隣接した本体部、及び、拡散領域２ｂと拡散領域２ｂの下方の半導体基板１との間に挟まれた外縁部を有するＮ型の拡散領域３と、ｘ方向に並んで拡散領域２ａ，２ｂに形成されたＮ＋／Ｎ＋＋型のソース領域７及びドレイン領域８，９と、第１ゲート電極１１と、を有する第１のＭＯＳトランジスタ１００と、拡散領域３の外縁部の上方の拡散領域２ｂに形成され、一端がｘ方向に延びて拡散領域３の本体部と接続している、Ｎ＋型の拡散領域５を有する半導体素子Ｓと、を備える。第１のＭＯＳトランジスタ１００と半導体素子Ｓの拡散領域５とは、ｙ方向に並んで、拡散領域２ｂで電気的に分離されている。 （もっと読む）

【課題】耐圧を向上した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１半導体領域、第２半導体領域、第３半導体領域、第４半導体領域、ゲート領域、ゲート絶縁膜及び電界緩和領域を備える。第１導電形の第１半導体領域は、第１部分と第１方向に延出した第２部分とを有する。第１導電形の第２半導体領域は、第１部分上の第３部分と第２部分と隣接する第４部分とを有する。第２導電形の第３半導体領域は、第３部分上の第５部分と第４部分と隣接する第６部分とを有する。第１導電形の第４半導体領域は、第５部分上で第６部分と隣接する。ゲート領域は、第２半導体領域、第３半導体領域及び第４半導体領域を第２方向に貫通するトレンチ内に設けられる。ゲート絶縁膜は、トレンチ内壁とゲート領域との間に設けられる。第２導電形の電界緩和領域は、第３部分と第５部分との間に設けられ、第３半導体領域よりも不純物濃度が低い。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上にゲート絶縁膜１６を介して形成されたゲート電極１８ｃと、ゲート電極の一方の側の半導体基板に形成された第１導電型のドレイン領域５４ａと、ゲート電極の他方の側の半導体基板に形成された第１導電型のソース領域５４ｂと、ドレイン領域からゲート電極の直下に達する第１導電型の第１の不純物領域５６と、ソース領域と第１の不純物領域との間に形成された、第１導電型と反対の第２導電型の第２の不純物領域５８とを有し、ゲート電極は、第１導電型の第１の部分４８ａと、第１の部分の一方の側に位置する第２導電型の第２の部分４８ｂとを含み、ゲート電極の第２の部分内に、下端がゲート絶縁膜に接する絶縁層２４が埋め込まれている。 （もっと読む）

【課題】保護膜としてＳｉＮ膜が使用されている場合であっても、素子動作特性の変動を軽減することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置２は、ドレインドリフト領域１２を有する半導体基板１１と、ドレインドリフト領域１２上に形成されたフィールド酸化膜１７と、ゲート電極１８と、中間絶縁膜１７と、メタル層２１，２２と、これらを覆うＳｉＮ膜２３と、ＳｉＮ膜２３上にＯ３−ＴＥＯＳを用いたＣＶＤ法により形成され、カーボンを含有するＰＳＧ膜２４とを有する。 （もっと読む）

【課題】本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】
本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた素子分離領域１４ａ，１４ｂと、隣接する素子分離領域で区画された素子領域上に半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、ゲート電極１３の直下近傍の素子領域表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、前記ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１５ａ，１５ｂとを備え、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚いことを特徴とする。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタに係る半導体装置の高速動作を可能とする。
【解決手段】Ｐ型ウエル層３の表面に形成された複数の素子分離膜４の中央部に開口溝５を形成する。開口溝５の側壁から開口溝５の内側に向かってゲート絶縁膜６を介して延在するゲート電極７を形成する。ゲート電極７をマスクにしてセルフアラインでボロンの斜めイオン注入により開口溝５内のＰ型ウエル層３にＰ型ボディ層８を形成する。
ゲート電極７をマスクに砒素のイオン注入によりＰ型ボディ層８にＮ＋型ソース層９を、同時に２つの素子分離膜４間のＰ型ウエル層３にＮ＋型ドレイン層１０を形成する。素子分離膜４の下方のＰ型ウエル層３にＰ型ボディ層８の端部からＮ＋型ドレイン層１０に延在するＮ−型ドリフト層を形成する。この際、Ｐ型ボディ層８の端部から開口溝５の側壁下部までの領域ＡのＮ−型ドレイン層１１の幅をできるだけ小さくなるよう制御する。 （もっと読む）