半導体装置及びその製造方法
【課題】本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】
本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた素子分離領域１４ａ，１４ｂと、隣接する素子分離領域で区画された素子領域上に半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、ゲート電極１３の直下近傍の素子領域表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、前記ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１５ａ，１５ｂとを備え、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚いことを特徴とする。
【解決手段】
本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０に設けられた素子分離領域１４ａ，１４ｂと、隣接する素子分離領域で区画された素子領域上に半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、ゲート電極１３の直下近傍の素子領域表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、前記ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１５ａ，１５ｂとを備え、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚いことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、例えば高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えばＮＡＮＤ型フラッシュメモリは、読み出しモードで動作する低耐圧なＭＯＳ型電界効果トランジスタと、プログラム及び消去モードで動作する高耐圧なＭＯＳ型電界効果トランジスタを備える。
【０００３】
この高耐圧なＭＯＳ型電界効果トランジスタは、低耐圧なＭＯＳ型電界効果トランジスタに比べて高電圧で駆動される。したがって、高耐圧なＭＯＳ型電界効果トランジスタは低耐圧なＭＯＳ型電界効果トランジスタと相違に設計され、例えば高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜は低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜より厚膜で形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００６/０１３８５４９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離領域と、隣接する前記素子分離領域で区画された素子領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の直下近傍の前記素子領域表面に設けられたソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域上に設けられたコンタクトプラグとを備え、前記ゲート絶縁膜のドレイン側の膜厚は、前記ゲート絶縁膜のソース側の膜厚より厚いことを特徴とする。
【０００７】
本実施形態によれば、半導体装置の製造方法は、（ａ）半導体基板上全面に形成され、一部に隆起した部分を有する絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導電膜を形成する工程と、（ｃ）前記導電膜上方にレジストを、前記隆起した部分の一部と前記絶縁膜から前記隆起した部分を除いた部分の一部とを跨ぐように被覆する工程と、（ｄ）前記レジストを用いて前記導電膜を除去し、ゲート電極を形成する工程と、（ｅ）前記隆起した部分のうち、前記隆起した部分上にゲート電極が形成されない部分の前記絶縁膜を除去する工程と、
（ｆ）前記ゲート電極の直下近傍の前記半導体基板表面にソース・ドレイン拡散領域を形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態におけるＭＯＳ型電界効果トランジスタの断面図。
【図２】本実施形態の変形例１におけるＭＯＳ型電界効果トランジスタの断面図。
【図３】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図４】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図５】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図６】本実施形態の変形例２における半導体装置の製造方法の工程を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本実施形態の一態様について、図面を参照しながら説明する。なお、説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【００１０】
（実施形態）
［半導体装置の構成］
本実施形態の半導体装置の構成を図１の断面図を用いて説明する。
【００１１】
図１に示すように、本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、素子分離領域１４ａ，１４ｂと、ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１６ａ，１６ｂとを備える。
【００１２】
本実施形態の半導体装置１００におけるＭＯＳ型電界効果トランジスタは、半導体基板１０に形成された素子分離領域（例えば、ＳＴＩ（Shallow Trench Isolation）構造）１４ａ，１４ｂにより区画された素子領域上に所望のゲート絶縁膜１２、ゲート電極１３を順に積層し形成される。
【００１３】
図１に示すように、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚く形成されている。図１に示すように、ゲート絶縁膜１２は、ゲート絶縁膜１２のソース側の端から略一定の膜厚（例えば６ｎｍ〜１０ｎｍ）の第１の部分とゲート絶縁膜１２のドレイン側の端から第１の部分よりも厚膜な（例えば２０ｎｍ〜４０ｎｍ）の第２の部分と、第１の部分と第２の部分の段差を接続する第３の部分を有する。つまり、第１の部分上面と第２の部分上面は平坦な形状であり、第１の部分上面は第２の部分上面よりも高い。
【００１４】
ゲート電極１３は、ゲート絶縁膜１２上に略一定の膜厚で形成される。このため、図１に示すように、ゲート電極１３はゲート絶縁膜１２の第３の部分（段差）が反映された形状となる。
【００１５】
本実施形態のソース・ドレイン拡散領域１１ａ，１１ｂは、図１に示すように、ゲート電極の１３直下近傍の半導体基板１０表面に形成され、ＤＤＤ（Double Diffused Drain）構造を有する。なお、本実施形態では、このＤＤＤ構造に限定されることなく、例えばＬＤＤ（Lightly Doped Drain）構造、ＬＤＭＯＳ(Lateral Double diffused MOS) 構造などに適用してもよい。
【００１６】
＜変形例１＞
本実施形態のゲート電極１３は、ゲート絶縁膜１２の第３の部分が反映された形状となるが、図２に示すように、本変形例１の半導体装置１０１として、ゲート電極１５上面が平坦化された形状としてもよい。
【００１７】
本変形例１のＭＯＳ型電界効果トランジスタ上に形成される例えば絶縁膜には、ゲート絶縁膜１２の段差（第３の部分）の形状が反映されない。このため、この絶縁膜に光リソグラフィ技術を用いて所望のパターンに形成する場合などに、リソグラフィのプロセスマージンが広くなる。
【００１８】
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法として、前述した高耐圧なＭＯＳ型電界効果トランジスタと、低耐圧なＭＯＳ型電界効果トランジスタを同一の半導体基板上に形成する例を、図３乃至図５の断面図を用いて説明する。
【００１９】
まず、図３（ａ）に示すように、半導体基板２０ａ上に例えばＣＶＤ（Chemical Vapor Deposition）法で絶縁膜（以下、犠牲絶縁膜という；例えば、ＳｉＯ２）２１ａを形成する。犠牲絶縁膜２１ａ上の全面にフォトレジスト２２を塗布し、光リソグラフィ−技術により低耐圧なＭＯＳ型電界効果トランジスタの形成予定領域（図では、ＬＶ（Low Voltage）形成予定領域を示す）２００、素子分離形成予定領域２０１の一部を覆うように所望のレジストパターンを形成する。つまり、フォトレジスト２２は、素子分離形成予定領域２０１のうち、領域２００側の一部を被覆する。
【００２０】
ここで、低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜は、前述した高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜の膜厚より薄く、全面に６ｎｍ〜１０ｎｍの略一定な膜厚で形成される。
【００２１】
図３（ｂ）に示すように、このフォトレジスト２２をマスクとして、犠牲絶縁膜２１ａ及び半導体基板２０ａの一部をドライエッチング（例えば、ＲＩＥ（Reactive Ion Etching））により加工する。例えば、高耐圧なＭＯＳ型電界効果トランジスタの形成予定領域（図では、ＨＶ（High Voltage）形成予定領域を示す）２０２の表面が領域２００の表面より３０ｎｍ程度低い半導体基板２０ｂを形成する。
【００２２】
図３（ｃ）に示すように、図３（ｂ）の工程で残存したフォトレジスト２２と犠牲絶縁膜２１ｂを除去し、半導体基板２０ｂ上にＣＶＤ法で絶縁膜（以下、第１絶縁膜という）２３を形成する。第１絶縁膜２３の膜厚は、例えば３５ｎｍとする。
【００２３】
図３（ｄ）に示すように、第１絶縁膜２３上の全面にフォトレジストを塗布し、光リソグラフィ−技術により、領域２０２の一部を覆うように所望のレジストパターンのフォトレジスト２５を形成する。例えば、図３（ｄ）に示すように、フォトレジスト２５が領域２０２と領域２０１を跨って形成される。
【００２４】
そして、このフォトレジスト２５をマスクとして、半導体基板２０ｂ表面が露出するまで第１絶縁膜２３をウエットエッチングにより加工する。その結果、図３（ｄ）に示すように、ウエットエッチングによる加工後に、テーパー形状の第１絶縁膜２４が形成される。
【００２５】
図４（ａ）に示すように、図３（ｄ）の工程で残存したフォトレジスト２５を除去し、半導体基板２０ｂ及び第１絶縁膜２４上に、第１絶縁膜２４と同種の絶縁膜（以下、第２絶縁膜という）２６をＣＶＤ法で形成する。第２絶縁膜２６の膜厚は、第１絶縁膜２４の膜厚より薄く、例えば６ｎｍ程度である。これにより、一部に隆起した部分を有する絶縁膜を形成できる。
【００２６】
次に、第２絶縁膜２６上に導電膜２７ａを形成する。この導電膜２７ａがゲート電極の役割を担う。そして、導電膜２７ａ上の全面に絶縁膜（以下、第３絶縁膜という。例えば、ＳｉＮ）２８を形成する。
【００２７】
図４（ｂ）に示すように、素子分離形成予定領域２０１に、素子分離領域２９を形成する。
【００２８】
図４（ｃ）に示すように、第３絶縁膜２８を除去し、導電膜２７ａ及び素子分離領域２９上に、第１絶縁膜２４と同種の絶縁膜（以下、第４の絶縁膜という）３０をＣＶＤ法で形成する。
【００２９】
図４（ｄ）に示すように、第４絶縁膜３０上の全面にフォトレジスト（図示略）を塗布し、光リソグラフィ−技術により、領域２０２では、第１絶縁膜２４と第２絶縁膜２６が積層された厚膜の一部と第２絶縁膜２６の一部とを跨ぐ範囲を被覆するように、所望のレジストパターンを形成する。例えば、図４（ｄ）に示すように、フォトレジストが厚膜の一部と第２絶縁膜２６の一部を跨って形成される。
【００３０】
一方で、領域２００では、光リソグラフィ技術により、低耐圧なＭＯＳ型電界効果トランジスタを形成するよう所望のレジストパターンを形成する。
【００３１】
この領域２００，２０２のレジストパターンをマスクとして、半導体基板２０ｃの表面が露出するまで、第４絶縁膜３０、導電膜２７ａ、第２絶縁膜２６をドライエッチングにより加工する。これにより、ゲート電極２７ｂ，２７ｃを形成する。
【００３２】
次に、半導体基板２０ｃ、ゲート電極２７ｂ，２７ｃ、素子分離領域２９、第１絶縁膜２４上に、第１絶縁膜２４と同種の絶縁膜（以下、第５絶縁膜という）３１をＣＶＤ法により形成する。
【００３３】
図５（ａ）に示すように、第５絶縁膜３１上の全面にフォトレジストを塗布し、第１及び第２絶縁膜２４，２６のうち、高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜として使用しない部分３２を除去できるように所望のレジストパターンのフォトレジスト３３を形成する。
【００３４】
図５（ｂ）に示すように、このフォトレジスト３３をマスクとして、第５絶縁膜３１、第１及び第２絶縁膜２４，２６及び素子分離領域２９の一部を除去する。除去した後に、フォトレジスト３３を除去する。これにより、ゲート絶縁膜を形成する。
【００３５】
なお、部分３２の第１及び第２絶縁膜２４，２６と部分３２上に形成された第５絶縁膜３１のみを除去するレジストパターンを形成してもよい。
【００３６】
そして、図５（ｂ）の工程で形成したゲート絶縁膜及びゲート電極２７ｂ，２７ｃをマスクとしてイオン注入を行い、ソース・ドレイン領域を形成する。
【００３７】
これにより、高耐圧なＭＯＳ型電界効果トランジスタと低耐圧なＭＯＳ型電界効果トランジスタを同一の半導体基板上に形成できる。
【００３８】
なお、本実施形態の変形例として、例えば、第５絶縁膜３１を除去し、第１絶縁膜２４と同種の絶縁膜（以下、第６絶縁膜という）を塗布し、ゲート絶縁膜及びゲート電極２７ｂ，２７ｃの側壁に側壁膜を形成してもよい。
【００３９】
また、高耐圧なＭＯＳ型電界効果トランジスタ上に絶縁膜（図示略）を形成し、この絶縁膜に前述した方法と同様に、コンタクトプラグ（図示略）を形成するための所望の開口（図示略）を形成し、コンタクトプラグに用いる材料を開口に埋め込み、コンタクトプラグを形成する。
【００４０】
＜変形例２＞
次に、図２に示すようなゲート電極上面が平坦化されたＭＯＳ型電界効果トランジスタを有する半導体装置の製造方法を、図６を用いて説明する。
【００４１】
本変形例２の半導体装置の製造方法は、本実施形態の半導体装置の製造方法に対して、本実施形態の製造工程の図４（ａ）で、第２絶縁膜２６上に導電膜２７ａを形成した後に、導電膜２７ａ表面をＣＭＰ（Chemical Mechanical Polishing）で平坦化する工程と、導電膜２７ａ表面の平坦化後に、第３絶縁膜２８を形成し、形成後に、第３絶縁膜２８表面をＣＭＰで平坦化する工程と追加する点で相違し、その他の工程は、本実施形態と同様である。
【００４２】
＜変形例３＞
本実施形態の半導体装置の製造方法では、テーパー形状の第１絶縁膜２４を形成するのにウエットエッチングを用いたが、本変形例３のように、ドライエッチングを用いてもよい。
【００４３】
これにより、半導体装置のゲート絶縁膜における第１の部分と第３の部分の境界をより明確にでき、より駆動電流の制御がしやすくなる。
【００４４】
［実施形態の効果］
以上より、本実施形態では、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。以下、具体的に説明する。
【００４５】
具体的には、本実施形態の半導体装置において、ゲート絶縁膜のドレイン側の膜厚は、ゲート絶縁膜のソース側の膜厚より厚く形成されている。
【００４６】
高電圧が印加されるドレイン側のゲート絶縁膜を厚くすることで、半導体装置のＭＯＳ型電界効果トランジスタを高耐圧にできる。一方で、ソース側のゲート絶縁膜をドレイン側に比べて薄くすることで、半導体装置のＭＯＳ型電界効果トランジスタの駆動電流を向上できる。例えば、ソース側のゲート絶縁膜を低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜と同等の膜厚にした場合では、本実施形態のＭＯＳ型電界効果トランジスタは、低耐圧なＭＯＳ型電界効果トランジスタと同等の駆動電流により制御できる。
【００４７】
その結果、本実施形態のＭＯＳ型電界効果トランジスタの動作速度を、低耐圧なＭＯＳ型電界効果トランジスタの動作速度に向上できる。
【００４８】
また、本実施形態のＭＯＳ型電界効果トランジスタは、ソース側のゲート絶縁膜よりもドレイン側のゲート絶縁膜の膜厚を厚くすることで、高耐圧を確保する。このため、高耐圧なＭＯＳ型電界効果トランジスタの例である、低耐圧なＭＯＳ型電界効果トランジスタと同等な膜厚で一様に形成されたゲート酸化膜上にゲート電極が形成され、素子分離領域を跨いでドレイン拡散層が形成された電界効果トランジスタよりも、本実施形態のＭＯＳ型電界効果トランジスタは、素子面積を小さくできる。
【００４９】
高耐圧なＭＯＳ型電界効果トランジスタの例である、低耐圧なＭＯＳ型電界効果トランジスタと同等な膜厚で一様に形成されたゲート酸化膜上にゲート電極が形成され、素子分離領域を跨いでドレイン拡散層が形成された電界効果トランジスタであって、素子分離領域内を貫通してドレイン拡散層と電気的に接続されたコンタクトプラグを形成する場合よりも、本実施形態のＭＯＳ型電界効果トランジスタは、製造工程を削減できる。本実施形態では、素子分離領域内に貫通孔を形成する工程が必要ないためである。
【００５０】
さらに、本実施形態のＭＯＳ型電界効果トランジスタは、低耐圧にも高耐圧にも対応可能なＭＯＳ型電界効果トランジスタである。したがって、低耐圧なＭＯＳ型電界効果トランジスタと高耐圧なＭＯＳ型電界効果トランジスタをそれぞれ別々に形成する代わりに、本実施形態のＭＯＳ型電界効果トランジスタを形成してもよい。この場合、本実施形態のＭＯＳ型電界効果トランジスタの製造プロセスは、低耐圧なＭＯＳ型電界効果トランジスタと高耐圧なＭＯＳ型電界効果トランジスタをそれぞれ別々に形成する製造プロセスより短く、製造工程を削減できる。
【００５１】
本実施形態のＭＯＳ型電界効果トランジスタのゲート絶縁膜は、ゲート絶縁膜のソース側の端から略一定の膜厚を有する。この略一定の膜厚の部分の幅によって、本実施形態のＭＯＳ型電界効果トランジスタの駆動電流は変化する。したがって、この幅を制御することで、駆動電流を制御できる。
【００５２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５３】
１０ ２０ａ ２０ｂ…半導体基板
１１ａ １１ｂ ３６…ソース・ドレイン拡散領域
１２ ３４ ３５…ゲート絶縁膜
１３ １５ ２７ｂ ２７ｃ…ゲート電極
１４ａ １４ｂ…素子分離領域
１６ａ １６ｂ…コンタクトプラグ
２１ａ ２１ｂ…犠牲絶縁膜
２２ ２５ ３３…フォトレジスト
２３ ２４…第１絶縁膜
２６…第２絶縁膜
２７ａ…導電膜
２８…第３絶縁膜
２９…素子分離領域
３０…第４絶縁膜
３１…第５絶縁膜
３２…高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜として使用しない部分
３７…第６絶縁膜
１００ １０１…半導体装置
２００…ＬＶ形成予定領域
２０１…素子分離形成予定領域
２０２…ＨＶ形成予定領域
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、例えば高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、例えばＮＡＮＤ型フラッシュメモリは、読み出しモードで動作する低耐圧なＭＯＳ型電界効果トランジスタと、プログラム及び消去モードで動作する高耐圧なＭＯＳ型電界効果トランジスタを備える。
【０００３】
この高耐圧なＭＯＳ型電界効果トランジスタは、低耐圧なＭＯＳ型電界効果トランジスタに比べて高電圧で駆動される。したがって、高耐圧なＭＯＳ型電界効果トランジスタは低耐圧なＭＯＳ型電界効果トランジスタと相違に設計され、例えば高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜は低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜より厚膜で形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００６/０１３８５４９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態によれば、半導体装置は、半導体基板と、前記半導体基板に設けられた素子分離領域と、隣接する前記素子分離領域で区画された素子領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の直下近傍の前記素子領域表面に設けられたソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域上に設けられたコンタクトプラグとを備え、前記ゲート絶縁膜のドレイン側の膜厚は、前記ゲート絶縁膜のソース側の膜厚より厚いことを特徴とする。
【０００７】
本実施形態によれば、半導体装置の製造方法は、（ａ）半導体基板上全面に形成され、一部に隆起した部分を有する絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導電膜を形成する工程と、（ｃ）前記導電膜上方にレジストを、前記隆起した部分の一部と前記絶縁膜から前記隆起した部分を除いた部分の一部とを跨ぐように被覆する工程と、（ｄ）前記レジストを用いて前記導電膜を除去し、ゲート電極を形成する工程と、（ｅ）前記隆起した部分のうち、前記隆起した部分上にゲート電極が形成されない部分の前記絶縁膜を除去する工程と、
（ｆ）前記ゲート電極の直下近傍の前記半導体基板表面にソース・ドレイン拡散領域を形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】本実施形態におけるＭＯＳ型電界効果トランジスタの断面図。
【図２】本実施形態の変形例１におけるＭＯＳ型電界効果トランジスタの断面図。
【図３】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図４】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図５】本実施形態における半導体装置の製造方法の工程を示す断面図。
【図６】本実施形態の変形例２における半導体装置の製造方法の工程を示す断面図。
【発明を実施するための形態】
【０００９】
以下、本実施形態の一態様について、図面を参照しながら説明する。なお、説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【００１０】
（実施形態）
［半導体装置の構成］
本実施形態の半導体装置の構成を図１の断面図を用いて説明する。
【００１１】
図１に示すように、本実施形態の半導体装置１００は、半導体基板１０と、半導体基板１０表面に設けられたソース・ドレイン拡散領域１１ａ，１１ｂと、半導体基板１０上に設けられたゲート絶縁膜１２と、ゲート絶縁膜１２上に設けられたゲート電極１３と、素子分離領域１４ａ，１４ｂと、ソース・ドレイン拡散領域１１ａ，１１ｂ上に設けられたコンタクトプラグ１６ａ，１６ｂとを備える。
【００１２】
本実施形態の半導体装置１００におけるＭＯＳ型電界効果トランジスタは、半導体基板１０に形成された素子分離領域（例えば、ＳＴＩ（Shallow Trench Isolation）構造）１４ａ，１４ｂにより区画された素子領域上に所望のゲート絶縁膜１２、ゲート電極１３を順に積層し形成される。
【００１３】
図１に示すように、ゲート絶縁膜１２のドレイン側の膜厚は、ゲート絶縁膜１２のソース側の膜厚より厚く形成されている。図１に示すように、ゲート絶縁膜１２は、ゲート絶縁膜１２のソース側の端から略一定の膜厚（例えば６ｎｍ〜１０ｎｍ）の第１の部分とゲート絶縁膜１２のドレイン側の端から第１の部分よりも厚膜な（例えば２０ｎｍ〜４０ｎｍ）の第２の部分と、第１の部分と第２の部分の段差を接続する第３の部分を有する。つまり、第１の部分上面と第２の部分上面は平坦な形状であり、第１の部分上面は第２の部分上面よりも高い。
【００１４】
ゲート電極１３は、ゲート絶縁膜１２上に略一定の膜厚で形成される。このため、図１に示すように、ゲート電極１３はゲート絶縁膜１２の第３の部分（段差）が反映された形状となる。
【００１５】
本実施形態のソース・ドレイン拡散領域１１ａ，１１ｂは、図１に示すように、ゲート電極の１３直下近傍の半導体基板１０表面に形成され、ＤＤＤ（Double Diffused Drain）構造を有する。なお、本実施形態では、このＤＤＤ構造に限定されることなく、例えばＬＤＤ（Lightly Doped Drain）構造、ＬＤＭＯＳ(Lateral Double diffused MOS) 構造などに適用してもよい。
【００１６】
＜変形例１＞
本実施形態のゲート電極１３は、ゲート絶縁膜１２の第３の部分が反映された形状となるが、図２に示すように、本変形例１の半導体装置１０１として、ゲート電極１５上面が平坦化された形状としてもよい。
【００１７】
本変形例１のＭＯＳ型電界効果トランジスタ上に形成される例えば絶縁膜には、ゲート絶縁膜１２の段差（第３の部分）の形状が反映されない。このため、この絶縁膜に光リソグラフィ技術を用いて所望のパターンに形成する場合などに、リソグラフィのプロセスマージンが広くなる。
【００１８】
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法として、前述した高耐圧なＭＯＳ型電界効果トランジスタと、低耐圧なＭＯＳ型電界効果トランジスタを同一の半導体基板上に形成する例を、図３乃至図５の断面図を用いて説明する。
【００１９】
まず、図３（ａ）に示すように、半導体基板２０ａ上に例えばＣＶＤ（Chemical Vapor Deposition）法で絶縁膜（以下、犠牲絶縁膜という；例えば、ＳｉＯ２）２１ａを形成する。犠牲絶縁膜２１ａ上の全面にフォトレジスト２２を塗布し、光リソグラフィ−技術により低耐圧なＭＯＳ型電界効果トランジスタの形成予定領域（図では、ＬＶ（Low Voltage）形成予定領域を示す）２００、素子分離形成予定領域２０１の一部を覆うように所望のレジストパターンを形成する。つまり、フォトレジスト２２は、素子分離形成予定領域２０１のうち、領域２００側の一部を被覆する。
【００２０】
ここで、低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜は、前述した高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜の膜厚より薄く、全面に６ｎｍ〜１０ｎｍの略一定な膜厚で形成される。
【００２１】
図３（ｂ）に示すように、このフォトレジスト２２をマスクとして、犠牲絶縁膜２１ａ及び半導体基板２０ａの一部をドライエッチング（例えば、ＲＩＥ（Reactive Ion Etching））により加工する。例えば、高耐圧なＭＯＳ型電界効果トランジスタの形成予定領域（図では、ＨＶ（High Voltage）形成予定領域を示す）２０２の表面が領域２００の表面より３０ｎｍ程度低い半導体基板２０ｂを形成する。
【００２２】
図３（ｃ）に示すように、図３（ｂ）の工程で残存したフォトレジスト２２と犠牲絶縁膜２１ｂを除去し、半導体基板２０ｂ上にＣＶＤ法で絶縁膜（以下、第１絶縁膜という）２３を形成する。第１絶縁膜２３の膜厚は、例えば３５ｎｍとする。
【００２３】
図３（ｄ）に示すように、第１絶縁膜２３上の全面にフォトレジストを塗布し、光リソグラフィ−技術により、領域２０２の一部を覆うように所望のレジストパターンのフォトレジスト２５を形成する。例えば、図３（ｄ）に示すように、フォトレジスト２５が領域２０２と領域２０１を跨って形成される。
【００２４】
そして、このフォトレジスト２５をマスクとして、半導体基板２０ｂ表面が露出するまで第１絶縁膜２３をウエットエッチングにより加工する。その結果、図３（ｄ）に示すように、ウエットエッチングによる加工後に、テーパー形状の第１絶縁膜２４が形成される。
【００２５】
図４（ａ）に示すように、図３（ｄ）の工程で残存したフォトレジスト２５を除去し、半導体基板２０ｂ及び第１絶縁膜２４上に、第１絶縁膜２４と同種の絶縁膜（以下、第２絶縁膜という）２６をＣＶＤ法で形成する。第２絶縁膜２６の膜厚は、第１絶縁膜２４の膜厚より薄く、例えば６ｎｍ程度である。これにより、一部に隆起した部分を有する絶縁膜を形成できる。
【００２６】
次に、第２絶縁膜２６上に導電膜２７ａを形成する。この導電膜２７ａがゲート電極の役割を担う。そして、導電膜２７ａ上の全面に絶縁膜（以下、第３絶縁膜という。例えば、ＳｉＮ）２８を形成する。
【００２７】
図４（ｂ）に示すように、素子分離形成予定領域２０１に、素子分離領域２９を形成する。
【００２８】
図４（ｃ）に示すように、第３絶縁膜２８を除去し、導電膜２７ａ及び素子分離領域２９上に、第１絶縁膜２４と同種の絶縁膜（以下、第４の絶縁膜という）３０をＣＶＤ法で形成する。
【００２９】
図４（ｄ）に示すように、第４絶縁膜３０上の全面にフォトレジスト（図示略）を塗布し、光リソグラフィ−技術により、領域２０２では、第１絶縁膜２４と第２絶縁膜２６が積層された厚膜の一部と第２絶縁膜２６の一部とを跨ぐ範囲を被覆するように、所望のレジストパターンを形成する。例えば、図４（ｄ）に示すように、フォトレジストが厚膜の一部と第２絶縁膜２６の一部を跨って形成される。
【００３０】
一方で、領域２００では、光リソグラフィ技術により、低耐圧なＭＯＳ型電界効果トランジスタを形成するよう所望のレジストパターンを形成する。
【００３１】
この領域２００，２０２のレジストパターンをマスクとして、半導体基板２０ｃの表面が露出するまで、第４絶縁膜３０、導電膜２７ａ、第２絶縁膜２６をドライエッチングにより加工する。これにより、ゲート電極２７ｂ，２７ｃを形成する。
【００３２】
次に、半導体基板２０ｃ、ゲート電極２７ｂ，２７ｃ、素子分離領域２９、第１絶縁膜２４上に、第１絶縁膜２４と同種の絶縁膜（以下、第５絶縁膜という）３１をＣＶＤ法により形成する。
【００３３】
図５（ａ）に示すように、第５絶縁膜３１上の全面にフォトレジストを塗布し、第１及び第２絶縁膜２４，２６のうち、高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜として使用しない部分３２を除去できるように所望のレジストパターンのフォトレジスト３３を形成する。
【００３４】
図５（ｂ）に示すように、このフォトレジスト３３をマスクとして、第５絶縁膜３１、第１及び第２絶縁膜２４，２６及び素子分離領域２９の一部を除去する。除去した後に、フォトレジスト３３を除去する。これにより、ゲート絶縁膜を形成する。
【００３５】
なお、部分３２の第１及び第２絶縁膜２４，２６と部分３２上に形成された第５絶縁膜３１のみを除去するレジストパターンを形成してもよい。
【００３６】
そして、図５（ｂ）の工程で形成したゲート絶縁膜及びゲート電極２７ｂ，２７ｃをマスクとしてイオン注入を行い、ソース・ドレイン領域を形成する。
【００３７】
これにより、高耐圧なＭＯＳ型電界効果トランジスタと低耐圧なＭＯＳ型電界効果トランジスタを同一の半導体基板上に形成できる。
【００３８】
なお、本実施形態の変形例として、例えば、第５絶縁膜３１を除去し、第１絶縁膜２４と同種の絶縁膜（以下、第６絶縁膜という）を塗布し、ゲート絶縁膜及びゲート電極２７ｂ，２７ｃの側壁に側壁膜を形成してもよい。
【００３９】
また、高耐圧なＭＯＳ型電界効果トランジスタ上に絶縁膜（図示略）を形成し、この絶縁膜に前述した方法と同様に、コンタクトプラグ（図示略）を形成するための所望の開口（図示略）を形成し、コンタクトプラグに用いる材料を開口に埋め込み、コンタクトプラグを形成する。
【００４０】
＜変形例２＞
次に、図２に示すようなゲート電極上面が平坦化されたＭＯＳ型電界効果トランジスタを有する半導体装置の製造方法を、図６を用いて説明する。
【００４１】
本変形例２の半導体装置の製造方法は、本実施形態の半導体装置の製造方法に対して、本実施形態の製造工程の図４（ａ）で、第２絶縁膜２６上に導電膜２７ａを形成した後に、導電膜２７ａ表面をＣＭＰ（Chemical Mechanical Polishing）で平坦化する工程と、導電膜２７ａ表面の平坦化後に、第３絶縁膜２８を形成し、形成後に、第３絶縁膜２８表面をＣＭＰで平坦化する工程と追加する点で相違し、その他の工程は、本実施形態と同様である。
【００４２】
＜変形例３＞
本実施形態の半導体装置の製造方法では、テーパー形状の第１絶縁膜２４を形成するのにウエットエッチングを用いたが、本変形例３のように、ドライエッチングを用いてもよい。
【００４３】
これにより、半導体装置のゲート絶縁膜における第１の部分と第３の部分の境界をより明確にでき、より駆動電流の制御がしやすくなる。
【００４４】
［実施形態の効果］
以上より、本実施形態では、素子面積を縮小可能で高耐圧なＭＯＳ型電界効果トランジスタを備える半導体装置及びその製造方法を提供する。以下、具体的に説明する。
【００４５】
具体的には、本実施形態の半導体装置において、ゲート絶縁膜のドレイン側の膜厚は、ゲート絶縁膜のソース側の膜厚より厚く形成されている。
【００４６】
高電圧が印加されるドレイン側のゲート絶縁膜を厚くすることで、半導体装置のＭＯＳ型電界効果トランジスタを高耐圧にできる。一方で、ソース側のゲート絶縁膜をドレイン側に比べて薄くすることで、半導体装置のＭＯＳ型電界効果トランジスタの駆動電流を向上できる。例えば、ソース側のゲート絶縁膜を低耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜と同等の膜厚にした場合では、本実施形態のＭＯＳ型電界効果トランジスタは、低耐圧なＭＯＳ型電界効果トランジスタと同等の駆動電流により制御できる。
【００４７】
その結果、本実施形態のＭＯＳ型電界効果トランジスタの動作速度を、低耐圧なＭＯＳ型電界効果トランジスタの動作速度に向上できる。
【００４８】
また、本実施形態のＭＯＳ型電界効果トランジスタは、ソース側のゲート絶縁膜よりもドレイン側のゲート絶縁膜の膜厚を厚くすることで、高耐圧を確保する。このため、高耐圧なＭＯＳ型電界効果トランジスタの例である、低耐圧なＭＯＳ型電界効果トランジスタと同等な膜厚で一様に形成されたゲート酸化膜上にゲート電極が形成され、素子分離領域を跨いでドレイン拡散層が形成された電界効果トランジスタよりも、本実施形態のＭＯＳ型電界効果トランジスタは、素子面積を小さくできる。
【００４９】
高耐圧なＭＯＳ型電界効果トランジスタの例である、低耐圧なＭＯＳ型電界効果トランジスタと同等な膜厚で一様に形成されたゲート酸化膜上にゲート電極が形成され、素子分離領域を跨いでドレイン拡散層が形成された電界効果トランジスタであって、素子分離領域内を貫通してドレイン拡散層と電気的に接続されたコンタクトプラグを形成する場合よりも、本実施形態のＭＯＳ型電界効果トランジスタは、製造工程を削減できる。本実施形態では、素子分離領域内に貫通孔を形成する工程が必要ないためである。
【００５０】
さらに、本実施形態のＭＯＳ型電界効果トランジスタは、低耐圧にも高耐圧にも対応可能なＭＯＳ型電界効果トランジスタである。したがって、低耐圧なＭＯＳ型電界効果トランジスタと高耐圧なＭＯＳ型電界効果トランジスタをそれぞれ別々に形成する代わりに、本実施形態のＭＯＳ型電界効果トランジスタを形成してもよい。この場合、本実施形態のＭＯＳ型電界効果トランジスタの製造プロセスは、低耐圧なＭＯＳ型電界効果トランジスタと高耐圧なＭＯＳ型電界効果トランジスタをそれぞれ別々に形成する製造プロセスより短く、製造工程を削減できる。
【００５１】
本実施形態のＭＯＳ型電界効果トランジスタのゲート絶縁膜は、ゲート絶縁膜のソース側の端から略一定の膜厚を有する。この略一定の膜厚の部分の幅によって、本実施形態のＭＯＳ型電界効果トランジスタの駆動電流は変化する。したがって、この幅を制御することで、駆動電流を制御できる。
【００５２】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５３】
１０ ２０ａ ２０ｂ…半導体基板
１１ａ １１ｂ ３６…ソース・ドレイン拡散領域
１２ ３４ ３５…ゲート絶縁膜
１３ １５ ２７ｂ ２７ｃ…ゲート電極
１４ａ １４ｂ…素子分離領域
１６ａ １６ｂ…コンタクトプラグ
２１ａ ２１ｂ…犠牲絶縁膜
２２ ２５ ３３…フォトレジスト
２３ ２４…第１絶縁膜
２６…第２絶縁膜
２７ａ…導電膜
２８…第３絶縁膜
２９…素子分離領域
３０…第４絶縁膜
３１…第５絶縁膜
３２…高耐圧なＭＯＳ型電界効果トランジスタのゲート絶縁膜として使用しない部分
３７…第６絶縁膜
１００ １０１…半導体装置
２００…ＬＶ形成予定領域
２０１…素子分離形成予定領域
２０２…ＨＶ形成予定領域
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられた素子分離領域と、
隣接する前記素子分離領域で区画された素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の直下近傍の前記素子領域表面に設けられたソース・ドレイン拡散領域と、
前記ソース・ドレイン拡散領域上に設けられたコンタクトプラグと
を備え、
前記ゲート絶縁膜のドレイン側の膜厚は、前記ゲート絶縁膜のソース側の膜厚より厚いことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記ソース側の端から略一定の膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、
前記ソース側の端から略一定の膜厚を有する第１の部分と
前記第１の部分上面より上面が高く、前記ドレイン側の端から略一定の膜厚を有する第２の部分と
前記第１の部分と前記第２の部分を接続する第３の部分と
を備えることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
（ａ）半導体基板上全面に形成され、一部に隆起した部分を有する絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜上方にレジストを、前記隆起した部分の一部と前記絶縁膜から前記隆起した部分を除いた部分の一部とを跨ぐように被覆する工程と、
（ｄ）前記レジストを用いて前記導電膜を除去し、ゲート電極を形成する工程と、
（ｅ）前記隆起した部分のうち、前記隆起した部分上にゲート電極が形成されない部分の前記絶縁膜を除去する工程と、
（ｆ）前記ゲート電極の直下近傍の前記半導体基板表面にソース・ドレイン拡散領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記（ａ）工程で、前記隆起した部分を形成するときに、ドライエッチングを用いることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に設けられた素子分離領域と、
隣接する前記素子分離領域で区画された素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の直下近傍の前記素子領域表面に設けられたソース・ドレイン拡散領域と、
前記ソース・ドレイン拡散領域上に設けられたコンタクトプラグと
を備え、
前記ゲート絶縁膜のドレイン側の膜厚は、前記ゲート絶縁膜のソース側の膜厚より厚いことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記ソース側の端から略一定の膜厚を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、
前記ソース側の端から略一定の膜厚を有する第１の部分と
前記第１の部分上面より上面が高く、前記ドレイン側の端から略一定の膜厚を有する第２の部分と
前記第１の部分と前記第２の部分を接続する第３の部分と
を備えることを特徴とする請求項１又は請求項２記載の半導体装置。
【請求項４】
（ａ）半導体基板上全面に形成され、一部に隆起した部分を有する絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電膜を形成する工程と、
（ｃ）前記導電膜上方にレジストを、前記隆起した部分の一部と前記絶縁膜から前記隆起した部分を除いた部分の一部とを跨ぐように被覆する工程と、
（ｄ）前記レジストを用いて前記導電膜を除去し、ゲート電極を形成する工程と、
（ｅ）前記隆起した部分のうち、前記隆起した部分上にゲート電極が形成されない部分の前記絶縁膜を除去する工程と、
（ｆ）前記ゲート電極の直下近傍の前記半導体基板表面にソース・ドレイン拡散領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記（ａ）工程で、前記隆起した部分を形成するときに、ドライエッチングを用いることを特徴とする請求項４記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−３９０４４（Ｐ２０１２−３９０４４Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１８０５９２（Ｐ２０１０−１８０５９２）
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月１１日（２０１０．８．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]