半導体装置及びその製造方法
【課題】本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【解決手段】実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、オフセット領域（ドリフト領域）に絶縁体を埋め込む構造（ＳＴＩ；shallow trench isolation）が知られている。
この様なＭＯＳＦＥＴを動作させる際には、埋め込まれた絶縁体の下方を回り込むようにしてキャリアが移動することになる。
そのため、絶縁体の下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−７３９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
また、他の実施形態によれば、基板の表面に第１トレンチを形成する工程と、前記第１トレンチの内部に第１ライナ層を形成する工程と、前記第1ライナ層が形成された前記第１トレンチの内部に絶縁性材料を埋め込んで第１絶縁膜領域を形成する工程と、前記基板の表面に絶縁膜を形成する工程と、前記第１トレンチが形成された領域を含まない前記基板の表面内部に第１導電型のチャネル形成領域を形成する工程と、前記第１トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第１オフセット領域を形成する工程と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域を形成する工程と共に、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域を形成する工程と、前記チャネル形成領域及び前記第１オフセット領域の表面上に形成された前記絶縁膜を介してゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する模式断面図である。
【図２】第２の実施形態に係る半導体装置を例示する模式断面図である。
【図３】第３の実施形態に係る半導体装置を例示する模式断面図である。
【図４】第４の実施形態に係る半導体装置を例示する模式断面図である。
【図５】（ａ）〜（ｉ）は第５の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
【図６】（ａ）〜（ｉ）は第６の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る半導体装置を例示する模式断面図である。
図１は、一例として、半導体装置１がＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET；横方向拡散ＭＯＳＦＥＴ）である場合を例示するものである。
なお、図１は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【０００９】
図１に示すように、半導体装置１に設けられたｐ形（第１導電型）またはｎ形（第２導電型）のシリコン基板２の表面領域には、ｐ−形のチャネル形成領域３と、チャネル形成領域３に隣接して形成されたｎ-形のオフセット領域４（第１オフセット領域）と、が形成されている。ｐ−形のチャネル形成領域３の表面領域には、ｎ＋形のソース領域５（第２半導体領域）が形成されている。ｎ-形のオフセット領域４の表面領域には、ｎ＋形のドレイン領域６（第１半導体領域）が形成されている。
【００１０】
オフセット領域４はチャネル形成領域３から離隔しており、オフセット領域４とチャネル形成領域３との間にはシリコン基板２の一部が介在している。
ソース領域５は、オフセット領域４よりも高い不純物濃度を有する。ドレイン領域６は、オフセット領域４よりも高い不純物濃度を有する。
すなわち、ｎ＋形のソース領域５は、チャネル形成領域３を挟んでドレイン領域６とは反対側に形成され、オフセット領域４よりも不純物濃度が高くなっている。
ｎ＋形のドレイン領域６は、絶縁膜領域９を挟んでチャネル形成領域３とは反対側に形成され、オフセット領域４よりも不純物濃度が高くなっている。
【００１１】
なお、本明細書において「不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１２】
オフセット領域４の表面領域にはトレンチ７（第１トレンチ）が形成され、トレンチ７内にライナ層８（第１ライナ層）を介して絶縁膜領域９（第１絶縁膜領域）が埋め込まれている。すなわち、絶縁膜領域９は、オフセット領域４の表面に埋め込まれている。 半導体装置１は、ソース領域５とドレイン領域６との間のオフセット領域４の表面領域に絶縁膜領域９を埋め込む構造（ＳＴＩ；Shallow Trench Isolation）を有している。
【００１３】
トレンチ７は、オフセット領域４の表面領域であって、ドレイン領域６とソース領域５との間に形成されている。トレンチ７の一方の側面は、ドレイン領域６に接している。トレンチ７の上面はゲート絶縁膜１０の上面に開口している。トレンチ７の下面はドレイン領域６の下面よりも下方に位置し、且つオフセット領域４の下面よりも上方に位置している。
ライナ層８は、オフセット領域４と絶縁膜領域９との間に形成されている。なお、ライナ層８が単層である場合を例示したが、複数の層からなるものとすることもできる。
絶縁膜領域９の上面の一部は、ゲート電極１１の下面の一部と接している。絶縁膜領域９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００１４】
シリコン基板２の表面には、ゲート絶縁膜１０が形成されている。すなわち、ゲート絶縁膜１０は、チャネル形成領域３上及びオフセット領域４上に形成されている。ゲート絶縁膜１０の上には、例えば不純物が導入されたポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は、ドレイン領域６とソース領域５との間の領域の直上域に設けられている。
ゲート絶縁膜１０、ゲート電極１１などの上方には、例えばシリコン酸化物からなる絶縁膜１２が設けられている。絶縁膜１２には、絶縁膜１２を貫通するコンタクト１３〜１５が設けられている。絶縁膜１２の表面には、配線１６〜１８が設けられている。コンタクト１３の下端はドレイン領域６に接続されており、上端は配線１６に接続されている。コンタクト１４の下端はゲート電極１１に接続されており、上端は配線１７に接続されている。コンタクト１５の下端はソース領域５に接続されており、上端は配線１８に接続されている。
【００１５】
次に、オフセット領域４の表面領域に絶縁膜領域９を埋め込む構造（ＳＴＩ；Shallow Trench Isolation）に関してさらに例示をする。
前述したように、半導体装置１は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成されている。
すなわち、オフセット領域４の表面領域に埋め込まれた絶縁膜領域９は、半導体装置１同士を相互に分離する素子分離層とは異なるものである。つまり、絶縁膜領域９は、高い電圧が印加された場合にゲート部分を保護するために形成されている。そのため、絶縁膜領域９を形成することで、ソース領域５とドレイン領域６との間の耐圧を高くすることができる。
【００１６】
ここで、半導体装置１を動作させる際には、図１中の矢印Ａに示すようにトレンチ７内に埋め込まれた絶縁膜領域９の下方を回り込むようにしてキャリアが移動する。そのため、絶縁膜領域９の下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。そこで、本実施の形態においては、キャリアの移動経路（電流経路）に沿ってライナ層８を形成することで電気抵抗を低減させるようにしている。
【００１７】
この場合、キャリアの移動度を増加させることができれば、電気抵抗を低減させることができる。そして、キャリアの移動度を増加させるためには、シリコンに引張応力が発生するようにすればよい。すなわち、圧縮応力が発生するようなライナ層８を形成することで、ライナ層８と、オフセット領域４やドレイン領域６と、が接する部分（界面部分）に引張応力を発生させるようにすればよい。
例えば、シリコンの格子定数とは異なる格子定数を有する材料からなるライナ層８を形成するようにすればよい。その様なライナ層８としては、例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成されたものを例示することができる。
【００１８】
また、オフセット領域４やドレイン領域６に発生する引張応力が大きすぎると、オフセット領域４やドレイン領域６に割れやひびなどが発生するおそれがある。そのため、過大な引張応力が発生しないようにライナ層８の厚みの適正化を図るようにすることが好ましい。
この場合、ライナ層８の厚みを１０ｎｍ〜２０ｎｍ程度とすれば、電気抵抗を低減させることができるとともに、オフセット領域４やドレイン領域６に過大な引張応力が発生することを抑制することができる。
【００１９】
また、前述したように、絶縁膜領域９を形成することで高耐圧化を図ることができるが、ライナ層８を形成することでさらに高耐圧化を図ることができる。
例えば、絶縁膜領域９がシリコン酸化物から形成され、ライナ層８がシリコン酸化物よりも高い誘電率を有するシリコン窒化物から形成されるものとすれば、オフセット領域４やドレイン領域６にできる電界に影響を与えることができる。そのため、さらに高耐圧化を図ることができる。
【００２０】
また、トレンチ７の側面や下面に部分的にライナ層８を形成するようにすることもできる。ただし、図１に示すように、トレンチ７の側面や下面に連続的にライナ層８を形成するようにすることが好ましい。
【００２１】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層８が形成されているので、電気抵抗を低減させることができる。また、耐圧を向上させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００２２】
[第２の実施形態]
図１に例示をしたものは、ライナ層が絶縁性材料から形成される場合であるが、ライナ層が導電性材料から形成されるようにすることもできる。
この場合、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたライナ層８ａ（第１ライナ層）を形成するようにすることができる。例えば、シリコンに他の半導体物質を固溶させることで格子定数を調整した導電性材料などから形成されたライナ層８ａとすることができる。この様な導電性材料としては、例えば、シリコンゲルマニウムなどを例示することができる。なお、ライナ層８ａが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００２３】
そして、圧縮応力が発生するようなライナ層８ａを形成することで、ライナ層８ａと、オフセット領域４やドレイン領域６と、が接する部分（界面部分）に引張応力を発生させることができる。
なお、圧縮応力が発生するようなライナ層８ａを形成することで電気抵抗の低減を図れることや、ライナ層８ａの厚みの適正化などに関しては、前述したライナ層８と同様とすることができるのでこれらの説明は省略する。
【００２４】
この場合、ライナ層８ａが導電性材料から形成されるため、ゲート電極１１とオフセット領域４などとの短絡を防止する必要がある。
【００２５】
図２は、第２の実施形態に係る半導体装置を例示する模式断面図である。
なお、図２は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００２６】
図２に示すように、半導体装置１ａには絶縁膜領域９、ライナ層８ａが形成されている。本実施の形態においては、ライナ層８ａはシリコンゲルマニウムなどの導電性材料から形成されている。
また、ゲート電極１１とオフセット領域４などとの短絡を防止するため、ライナ層８ａはトレンチ７の下面に形成されている。なお、短絡を生じない程度にトレンチ７の側面にライナ層８ａを形成することもできる。
【００２７】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層８ａが形成されているので、電気抵抗を低減させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００２８】
[第３の実施形態]
図３は、第３の実施形態に係る半導体装置を例示する模式断面図である。
図３は、一例として、半導体装置２０がパワーＭＯＳＦＥＴである場合を例示するものである。
なお、図３は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００２９】
図３に示すように、半導体装置２０に設けられたｐ形またはｎ形のシリコン基板２２の表面領域には、ｎ-形のオフセット領域２４ａ（第２オフセット領域）と、オフセット領域２４ａに隣接して形成されたｎ-形のオフセット領域２４ｂ（第１オフセット領域）と、が形成されている。
すなわち、ｎ-形のオフセット領域２４ａは、チャネル形成領域２３とソース領域２５との間に設けられ、ソース領域２５よりも不純物濃度が低くなっている。
また、少なくともその一部がオフセット領域２４ａの表面領域に形成され、オフセット領域２４ｂよりも高い不純物濃度を有するｎ＋形のソース領域２５（第２半導体領域）が形成されている。
また、少なくともその一部がオフセット領域２４ｂの表面領域に形成され、オフセット領域２４ｂよりも高い不純物濃度を有するｎ＋形のドレイン領域２６（第１半導体領域）が形成されている。
また、ソース領域２５とドレイン領域２６との間に形成されたｐ−形のチャネル形成領域２３が形成されている。
すなわち、ｎ＋形のソース領域２５は、チャネル形成領域２３、絶縁膜領域２９ａを挟んでドレイン領域２６とは反対側に形成され、オフセット領域２４ｂよりも不純物濃度が高くなっている。
ｎ＋形のドレイン領域２６は、絶縁膜領域２９ｂを挟んでチャネル形成領域２３とは反対側に形成され、オフセット領域２４ｂよりも不純物濃度が高くなっている。
【００３０】
オフセット領域２４ａにはトレンチ２７ａ（第２トレンチ）が形成され、トレンチ２７ａ内にライナ層２８ａ（第２ライナ層）を介して絶縁膜領域２９ａ（第２絶縁膜領域）が埋め込まれている。
オフセット領域２４ｂにはトレンチ２７ｂ（第１トレンチ）が形成され、トレンチ２７ｂ内にライナ層２８ｂ（第１ライナ層）を介して絶縁膜領域２９ｂ（第１絶縁膜領域）が埋め込まれている。
【００３１】
すなわち、絶縁膜領域２９ａは、オフセット領域２４ａの表面に埋め込まれている。絶縁膜領域２９ｂは、オフセット領域２４ｂの表面に埋め込まれている。
【００３２】
すなわち、半導体装置２０は、オフセット領域２４ａの表面領域に絶縁膜領域２９ａを埋め込み、オフセット領域２４ｂの表面領域に絶縁膜領域２９ｂを埋め込む構造（ＳＴＩ；shallow trench isolation）を有している。
【００３３】
トレンチ２７ａは、オフセット領域２４ａの表面領域に形成されている。トレンチ２７ａの一方の側面はソース領域２５に接し、他方の側面はチャネル形成領域２３に接している。トレンチ２７ａの上面はゲート絶縁膜３０の上面に開口している。トレンチ２７ａの下面はソース領域２５の下面よりも下方に位置し、且つオフセット領域２４ａの下面よりも上方に位置している。
トレンチ２７ｂは、オフセット領域２４ｂの表面領域に形成されている。トレンチ２７ｂの一方の側面はドレイン領域２６に接し、他方の側面はチャネル形成領域２３に接している。トレンチ２７ｂの上面はゲート絶縁膜３０の上面に開口している。トレンチ２７ｂの下面はドレイン領域２６の下面よりも下方に位置し、且つオフセット領域２４ｂの下面よりも上方に位置している。
この場合、ゲート電極３１に対して対称となるようにトレンチ２７ａとトレンチ２７ｂとを形成するようにすることができる。
【００３４】
ライナ層２８ａは、オフセット領域２４ａと絶縁膜領域２９ａとの間に形成されている。ライナ層２８ｂは、オフセット領域２４ｂと絶縁膜領域２９ｂとの間に形成されている。なお、ライナ層２８ａ、２８ｂが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００３５】
ライナ層２８ａ、２８ｂは、シリコンの格子定数とは異なる格子定数を有する材料から形成されている。
なお、ライナ層２８ａ及びライナ層２８ｂの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたものとすることができる。この場合、ライナ層２８ａ、２８ｂの両方がシリコンの格子定数とは異なる格子定数を有する材料から形成されるようにすることが好ましい。
【００３６】
ライナ層２８ａ、２８ｂは、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成されている。
【００３７】
絶縁膜領域２９ａ、２９ｂは、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
シリコン基板２２の表面には、ゲート絶縁膜３０が形成されている。すなわち、ゲート絶縁膜３０は、チャネル形成領域２３上及びオフセット領域２４ａ、２４ｂ上に形成されている。ゲート絶縁膜３０の上には、例えば不純物が導入されたポリシリコンからなるゲート電極３１が形成されている。ゲート電極３１は、チャネル形成領域２３の直上域に設けられている。
【００３８】
ゲート絶縁膜３０、ゲート電極３１などの上方には、例えばシリコン酸化物からなる絶縁膜３２が設けられている。絶縁膜３２には、絶縁膜３２を貫通するコンタクト１３〜１５が設けられている。絶縁膜３２の表面には、配線１６〜１８が設けられている。コンタクト１３の下端はドレイン領域２６に接続されており、上端は配線１６に接続されている。コンタクト１４の下端はゲート電極３１に接続されており、上端は配線１７に接続されている。コンタクト１５の下端はソース領域２５に接続されており、上端は配線１８に接続されている。
【００３９】
次に、オフセット領域２４ａ、２４ｂの表面領域に絶縁膜領域２９ａ、２９ｂを埋め込む構造（ＳＴＩ；Shallow Trench Isolation）に関してさらに例示をする。
前述したように、半導体装置２０は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成されている。
すなわち、オフセット領域２４ａ、２４ｂに形成された絶縁膜領域２９ａ、２９ｂは、半導体装置２０同士を相互に分離する素子分離層とは異なるものである。つまり、絶縁膜領域２９ａ、２９ｂは、高い電圧が印加された場合にゲート部分を保護するために形成されている。そのため、絶縁膜領域２９ａ、２９ｂを形成することで、ソース領域２５とドレイン領域２６との間の耐圧を高くすることができる。
【００４０】
ここで、半導体装置２０を動作させる際には、図３中の矢印Ｂに示すようにトレンチ２７ａ内に埋め込まれた絶縁膜領域２９ａ、トレンチ２７ｂ内に埋め込まれた絶縁膜領域２９ｂの下方を回り込むようにしてキャリアが移動する。そのため、絶縁膜領域２９ａ、２９ｂの下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。 そこで、本実施の形態においては、キャリアの移動経路（電流経路）に沿ってライナ層２８ａ、２８ｂを形成することで電気抵抗を低減させるようにしている。すなわち、前述したライナ層８と同様のライナ層２８ａ、２８ｂを形成することで電気抵抗を低減させるようにしている。なお、ライナ層２８ａ、２８ｂは、ライナ層８と同様のものとすることができるので、これらの詳細な説明は省略する。
【００４１】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層２８ａ、２８ｂが形成されているので、電気抵抗を低減させることができる。また、耐圧を向上させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００４２】
[第４の実施形態]
図３に例示をしたものは、ライナ層が絶縁性材料から形成される場合であるが、ライナ層が導電性材料から形成されるようにすることもできる。
図４は、第４の実施形態に係る半導体装置を例示する模式断面図である。
なお、図４は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００４３】
図４に示すように、半導体装置２０ａには絶縁膜領域２９ａ、２９ｂ、ライナ層２８ｃ（第２ライナ層）、ライナ層２８ｄ（第１ライナ層）が形成されている。
本実施の形態においては、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたライナ層２８ｃ、２８ｄを形成するようにすることができる。例えば、シリコンに他の半導体物質を固溶させることで格子定数を調整した導電性材料などから形成されたライナ層２８ｃ、２８ｄとすることができる。この様な導電性材料としては、例えば、シリコンゲルマニウムなどを例示することができる。なお、ライナ層２８ｃ、２８ｄが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００４４】
また、ライナ層２８ｃ及びライナ層２８ｄの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたものとすることができる。この場合、ライナ層２８ｃ、２８ｄの両方がシリコンの格子定数とは異なる格子定数を有する導電性材料から形成されるようにすることが好ましい。
なお、ライナ層２８ｃ、２８ｄとしては、前述したライナ層８ａと同様のものとすることができるので詳細な説明は省略する。
【００４５】
また、ゲート電極１１とオフセット領域２４ａ、２４ｂなどとの短絡を防止するため、ライナ層２８ｃ、２８ｄはトレンチ２７ａ、２７ｂの下面に形成されている。なお、短絡を生じない程度にトレンチ２７ａ、２７ｂの側面にライナ層２８ｃ、２８ｄを形成することもできる。
【００４６】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層２８ｃ、２８ｄが形成されているので、電気抵抗を低減させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００４７】
次に、本実施の形態に係る半導体装置の製造方法について例示をする。
[第５の実施形態]
図５は、第５の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。 また、図５は、一例として、製造する半導体装置１がＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET；横方向拡散ＭＯＳＦＥＴ）である場合を例示するものである。
なお、図５は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に半導体装置が形成される様子を表したものである。
【００４８】
まず、図５（ａ）に示すように、ｐ形またはｎ形のシリコン基板２のオフセット領域４が形成される領域にトレンチ７を形成する。すなわち、シリコン基板２の表面領域にトレンチ７を形成する。この場合、例えば、ＲＩＥ(Reactive Ion Etching）法などを用いてシリコン基板２をエッチングすることでトレンチ７を形成するようにすることができる。 次に、図５（ｂ）に示すように、トレンチ７の内部にライナ層８を形成する。すなわち、シリコン基板２の表面、トレンチ７の内部にライナ層８となる膜５８を形成する。膜５８の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
【００４９】
膜５８は、シリコンの格子定数とは異なる格子定数を有する材料から形成された膜とすることができる。例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成された膜とすることができる。
また、前述したようにシリコンゲルマニウムなどの導電性材料から形成された膜とすることもできる。ただし、導電性材料から形成された膜とする場合には、前述したトレンチ７の下面などの所定の場所に膜が形成されるようにする。
なお、形成される膜が単層である場合を例示したが、複数の層からなるものとすることもできる。
【００５０】
次に、図５（ｃ）に示すように、絶縁膜領域９となる膜５９を形成する。この際、形成される膜５９によりトレンチ７の内部が埋め込まれるようにする。すなわち、ライナ層８となる膜５８が形成されたトレンチ７の内部に絶縁性材料を埋め込んで絶縁膜領域９が形成されるようにする。
膜５９の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
膜５９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００５１】
次に、図５（ｄ）に示すように、シリコン基板２の表面が露出するまで平坦化する。平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うようにすることができる。
この様な平坦化を行うことで、トレンチ７の内部にライナ層８が形成され、トレンチ７の内部に絶縁性材料（絶縁膜領域９）が埋め込まれる。
【００５２】
次に、図５（ｅ）に示すように、シリコン基板２の表面にゲート絶縁膜１０を形成する。すなわち、シリコン基板２の表面を酸化させてゲート絶縁膜１０を形成する。ゲート絶縁膜１０の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
次に、図５（ｆ）に示すように、チャネル形成領域３、オフセット領域４を形成する。 すなわち、トレンチ７が形成された領域を含まないシリコン基板２の表面内部にｐ形のチャネル形成領域３を形成する。また、トレンチ７が形成された領域を含むシリコン基板２の表面内部にｎ形のオフセット領域４を形成する。
例えば、チャネル形成領域３を形成する領域にボロンイオンを注入し、オフセット領域４を形成する領域にリンイオンを注入し、熱処理を行うことでチャネル形成領域３、オフセット領域４を形成するようにすることができる。
【００５３】
次に、図５（ｇ）に示すように、ゲート電極１１を形成する。
すなわち、チャネル形成領域３及びオフセット領域４の表面上に形成されたゲート絶縁膜１０を介してゲート電極１１を形成する。
ゲート電極１１は、例えば、不純物が導入されたポリシリコンから形成されるものとすることができる。
【００５４】
次に、図５（ｈ）に示すように、ソース領域５、ドレイン領域６を形成する。
すなわち、絶縁膜領域９を挟んでチャネル形成領域３とは反対側のシリコン基板２の表面内部に、オフセット領域４よりも不純物濃度の高いｎ形のドレイン領域６を形成する。また、ドレイン領域６を形成すると共に、チャネル形成領域３を挟んでドレイン領域６とは反対側のシリコン基板２の表面内部に、オフセット領域４よりも不純物濃度の高いｎ形のソース領域５を形成する。
例えば、ソース領域５、ドレイン領域６を形成する領域にヒ素イオンを注入し、熱処理を行うことでソース領域５、ドレイン領域６を形成するようにすることができる。
次に、図５（ｉ）に示すように、絶縁膜１２、コンタクト１３〜１５、配線１６〜１８を順次形成する。
この様にして半導体装置１を製造することができる。
なお、図示しない素子分離層などの形成には既知の技術を適用させることができるのでその説明は省略する。
【００５５】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層を形成することができる。そのため、電気抵抗の低減と耐圧の向上とを図ることができる半導体装置を効率よく生産することができる。
【００５６】
[第６の実施形態]
図６は、第６の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
また、図６は、一例として、製造する半導体装置２０がパワーＭＯＳＦＥＴである場合を例示するものである。
なお、図６は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に半導体装置が形成される様子を表したものである。
【００５７】
まず、図６（ａ）に示すように、シリコン基板２２の表面領域にトレンチ２７ａを形成すると共に、シリコン基板２２の表面領域にトレンチ２７ｂを形成する。すなわち、ｐ形またはｎ形のシリコン基板２２のオフセット領域２４ａが形成される領域にトレンチ２７ａを形成する。また、オフセット領域２４ａに隣接するオフセット領域２４ｂが形成される領域にトレンチ２７ｂを形成する。
この場合、例えば、ＲＩＥ(Reactive Ion Etching）法などを用いてシリコン基板２２をエッチングすることでトレンチ２７ａ、２７ｂを形成するようにすることができる。
次に、図６（ｂ）に示すように、トレンチ２７ａの内部にライナ層２８ａを形成すると共に、トレンチ２７ｂの内部にライナ層２８ｂを形成する。すなわち、シリコン基板２２の表面、トレンチ２７ａ、２７ｂの内部にライナ層２８ａ、２８ｂとなる膜６８を形成する。膜６８の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
【００５８】
膜６８は、シリコンの格子定数とは異なる格子定数を有する材料から形成された膜とすることができる。例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成された膜とすることができる。
この場合、ライナ層２８ａ及びライナ層２８ｂの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたものとすることができる。この場合、ライナ層２８ａ、２８ｂの両方がシリコンの格子定数とは異なる格子定数を有する材料から形成されるようにすることが好ましい。
【００５９】
また、前述したようにシリコンゲルマニウムなどの導電性材料から形成された膜とすることもできる。
ただし、導電性材料から形成された膜とする場合には、前述したトレンチ２７ａ、２７ｂの下面などの所定の場所に膜が形成されるようにする。
この場合、図４に例示をしたライナ層２８ｃ及びライナ層２８ｄの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたものとすることができる。この場合、ライナ層２８ｃ、２８ｄの両方がシリコンの格子定数とは異なる格子定数を有する導電性材料から形成されるようにすることが好ましい。
【００６０】
なお、形成される膜が単層である場合を例示したが、複数の層からなるものとすることもできる。
【００６１】
次に、図６（ｃ）に示すように、絶縁膜領域２９ａ、２９ｂとなる膜６９を形成する。この際、形成される膜６９によりトレンチ２７ａ、２７ｂの内部が埋め込まれるようにする。
すなわち、ライナ層２８ａ、２８ｂとなる膜６８が形成されたトレンチ２７ａ、２７ｂの内部に絶縁性材料を埋め込んで絶縁膜領域２９ａ、２９ｂが形成されるようにする。
膜６９の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
膜６９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００６２】
次に、図６（ｄ）に示すように、シリコン基板２２の表面が露出するまで平坦化する。平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うようにすることができる。
この様な平坦化を行うことで、トレンチ２７ａ、２７ｂの内部にライナ層２８ａ、２８ｂが形成され、トレンチ２７ａ、２７ｂの内部に絶縁性材料（絶縁膜領域２９ａ、２９ｂ）が埋め込まれる。
【００６３】
次に、図６（ｅ）に示すように、シリコン基板２２の表面にゲート絶縁膜３０を形成する。すなわち、シリコン基板２２の表面を酸化させてゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
次に、図６（ｆ）に示すように、チャネル形成領域２３、オフセット領域２４ａ、２４ｂを形成する。
すなわち、トレンチ２７ｂが形成された領域を含むシリコン基板２２の表面内部にｎ形のオフセット領域２４ｂを形成するすると共に、トレンチ２７ａが形成された領域を含むシリコン基板２２の表面内部にｎ形のオフセット領域２４ａを形成する。
例えば、チャネル形成領域２３を形成する領域にボロンイオンを注入し、オフセット領域２４ａ、２４ｂを形成する領域にリンイオンを注入し、熱処理を行うことでチャネル形成領域２３、オフセット領域２４ａ、２４ｂを形成するようにすることができる。
【００６４】
次に、図６（ｇ）に示すように、ゲート電極３１を形成する。
すなわち、チャネル形成領域２３及びオフセット領域２４ａ、２４ｂの表面上に形成されたゲート絶縁膜３０を介してゲート電極３１を形成する。
ゲート電極３１は、例えば、不純物が導入されたポリシリコンから形成されるものとすることができる。
【００６５】
次に、図６（ｈ）に示すように、ソース領域２５、ドレイン領域２６を形成する。
すなわち、絶縁膜領域２９ｂを挟んでチャネル形成領域２３とは反対側のシリコン基板２２の表面内部に、オフセット領域２４ｂよりも不純物濃度の高いｎ形のドレイン領域２６を形成する。
また、ドレイン領域２６を形成すると共に、チャネル形成領域２３、絶縁膜領域２９ａを挟んでドレイン領域２６とは反対側のシリコン基板２２の表面内部に、オフセット領域２４ｂよりも不純物濃度の高いｎ形のソース領域２５を形成する。
例えば、ソース領域２５、ドレイン領域２６を形成する領域にヒ素イオンを注入し、熱処理を行うことでソース領域２５、ドレイン領域２６を形成するようにすることができる。 次に、図６（ｉ）に示すように、絶縁膜３２、コンタクト１３〜１５、配線１６〜１８を順次形成する。
この様にして半導体装置２０を製造することができる。
なお、図示しない素子分離層などの形成には既知の技術を適用させることができるのでその説明は省略する。
【００６６】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層を形成することができる。そのため、電気抵抗の低減と耐圧の向上とを図ることができる半導体装置を効率よく生産することができる。
【００６７】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【００６８】
例えば、半導体装置１、１ａ、２０、２０ａなどが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。 また、以上に例示をしたものはｎ形のＭＯＳＦＥＴの場合であるが、ｐ形のＭＯＳＦＥＴにも適用させることができる。
【符号の説明】
【００６９】
１ 半導体装置、１ａ 半導体装置、３ チャネル形成領域、４ オフセット領域、５ ソース領域、６ ドレイン領域、７ トレンチ、８ ライナ層、８ａ ライナ層、９ 絶縁膜領域、１０ ゲート絶縁膜、１１ ゲート電極、２０ 半導体装置、２０ａ 半導体装置、２３ チャネル形成領域、２４ａ オフセット領域、２４ｂ オフセット領域、２５ ソース領域、２６ ドレイン領域、２７ａ トレンチ、２７ｂ トレンチ、２８ａ ライナ層、２８ｂ ライナ層、２８ｃ ライナ層、２８ｄ ライナ層、２９ａ 絶縁膜領域、２９ｂ 絶縁膜領域、３０ ゲート絶縁膜、３１ ゲート電極、
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）において、オフセット領域（ドリフト領域）に絶縁体を埋め込む構造（ＳＴＩ；shallow trench isolation）が知られている。
この様なＭＯＳＦＥＴを動作させる際には、埋め込まれた絶縁体の下方を回り込むようにしてキャリアが移動することになる。
そのため、絶縁体の下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−７３９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、電気抵抗を低減させることができる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１導電型のチャネル形成領域と、第２導電型の第１オフセット領域と、前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を備えたことを特徴とする半導体装置が提供される。
【０００６】
また、他の実施形態によれば、基板の表面に第１トレンチを形成する工程と、前記第１トレンチの内部に第１ライナ層を形成する工程と、前記第1ライナ層が形成された前記第１トレンチの内部に絶縁性材料を埋め込んで第１絶縁膜領域を形成する工程と、前記基板の表面に絶縁膜を形成する工程と、前記第１トレンチが形成された領域を含まない前記基板の表面内部に第１導電型のチャネル形成領域を形成する工程と、前記第１トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第１オフセット領域を形成する工程と、前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域を形成する工程と、前記第１半導体領域を形成する工程と共に、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域を形成する工程と、前記チャネル形成領域及び前記第１オフセット領域の表面上に形成された前記絶縁膜を介してゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る半導体装置を例示する模式断面図である。
【図２】第２の実施形態に係る半導体装置を例示する模式断面図である。
【図３】第３の実施形態に係る半導体装置を例示する模式断面図である。
【図４】第４の実施形態に係る半導体装置を例示する模式断面図である。
【図５】（ａ）〜（ｉ）は第５の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
【図６】（ａ）〜（ｉ）は第６の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。
[第１の実施形態]
図１は、第１の実施形態に係る半導体装置を例示する模式断面図である。
図１は、一例として、半導体装置１がＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET；横方向拡散ＭＯＳＦＥＴ）である場合を例示するものである。
なお、図１は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【０００９】
図１に示すように、半導体装置１に設けられたｐ形（第１導電型）またはｎ形（第２導電型）のシリコン基板２の表面領域には、ｐ−形のチャネル形成領域３と、チャネル形成領域３に隣接して形成されたｎ-形のオフセット領域４（第１オフセット領域）と、が形成されている。ｐ−形のチャネル形成領域３の表面領域には、ｎ＋形のソース領域５（第２半導体領域）が形成されている。ｎ-形のオフセット領域４の表面領域には、ｎ＋形のドレイン領域６（第１半導体領域）が形成されている。
【００１０】
オフセット領域４はチャネル形成領域３から離隔しており、オフセット領域４とチャネル形成領域３との間にはシリコン基板２の一部が介在している。
ソース領域５は、オフセット領域４よりも高い不純物濃度を有する。ドレイン領域６は、オフセット領域４よりも高い不純物濃度を有する。
すなわち、ｎ＋形のソース領域５は、チャネル形成領域３を挟んでドレイン領域６とは反対側に形成され、オフセット領域４よりも不純物濃度が高くなっている。
ｎ＋形のドレイン領域６は、絶縁膜領域９を挟んでチャネル形成領域３とは反対側に形成され、オフセット領域４よりも不純物濃度が高くなっている。
【００１１】
なお、本明細書において「不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、活性化した不純物のうち、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１２】
オフセット領域４の表面領域にはトレンチ７（第１トレンチ）が形成され、トレンチ７内にライナ層８（第１ライナ層）を介して絶縁膜領域９（第１絶縁膜領域）が埋め込まれている。すなわち、絶縁膜領域９は、オフセット領域４の表面に埋め込まれている。 半導体装置１は、ソース領域５とドレイン領域６との間のオフセット領域４の表面領域に絶縁膜領域９を埋め込む構造（ＳＴＩ；Shallow Trench Isolation）を有している。
【００１３】
トレンチ７は、オフセット領域４の表面領域であって、ドレイン領域６とソース領域５との間に形成されている。トレンチ７の一方の側面は、ドレイン領域６に接している。トレンチ７の上面はゲート絶縁膜１０の上面に開口している。トレンチ７の下面はドレイン領域６の下面よりも下方に位置し、且つオフセット領域４の下面よりも上方に位置している。
ライナ層８は、オフセット領域４と絶縁膜領域９との間に形成されている。なお、ライナ層８が単層である場合を例示したが、複数の層からなるものとすることもできる。
絶縁膜領域９の上面の一部は、ゲート電極１１の下面の一部と接している。絶縁膜領域９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００１４】
シリコン基板２の表面には、ゲート絶縁膜１０が形成されている。すなわち、ゲート絶縁膜１０は、チャネル形成領域３上及びオフセット領域４上に形成されている。ゲート絶縁膜１０の上には、例えば不純物が導入されたポリシリコンからなるゲート電極１１が形成されている。ゲート電極１１は、ドレイン領域６とソース領域５との間の領域の直上域に設けられている。
ゲート絶縁膜１０、ゲート電極１１などの上方には、例えばシリコン酸化物からなる絶縁膜１２が設けられている。絶縁膜１２には、絶縁膜１２を貫通するコンタクト１３〜１５が設けられている。絶縁膜１２の表面には、配線１６〜１８が設けられている。コンタクト１３の下端はドレイン領域６に接続されており、上端は配線１６に接続されている。コンタクト１４の下端はゲート電極１１に接続されており、上端は配線１７に接続されている。コンタクト１５の下端はソース領域５に接続されており、上端は配線１８に接続されている。
【００１５】
次に、オフセット領域４の表面領域に絶縁膜領域９を埋め込む構造（ＳＴＩ；Shallow Trench Isolation）に関してさらに例示をする。
前述したように、半導体装置１は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成されている。
すなわち、オフセット領域４の表面領域に埋め込まれた絶縁膜領域９は、半導体装置１同士を相互に分離する素子分離層とは異なるものである。つまり、絶縁膜領域９は、高い電圧が印加された場合にゲート部分を保護するために形成されている。そのため、絶縁膜領域９を形成することで、ソース領域５とドレイン領域６との間の耐圧を高くすることができる。
【００１６】
ここで、半導体装置１を動作させる際には、図１中の矢印Ａに示すようにトレンチ７内に埋め込まれた絶縁膜領域９の下方を回り込むようにしてキャリアが移動する。そのため、絶縁膜領域９の下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。そこで、本実施の形態においては、キャリアの移動経路（電流経路）に沿ってライナ層８を形成することで電気抵抗を低減させるようにしている。
【００１７】
この場合、キャリアの移動度を増加させることができれば、電気抵抗を低減させることができる。そして、キャリアの移動度を増加させるためには、シリコンに引張応力が発生するようにすればよい。すなわち、圧縮応力が発生するようなライナ層８を形成することで、ライナ層８と、オフセット領域４やドレイン領域６と、が接する部分（界面部分）に引張応力を発生させるようにすればよい。
例えば、シリコンの格子定数とは異なる格子定数を有する材料からなるライナ層８を形成するようにすればよい。その様なライナ層８としては、例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成されたものを例示することができる。
【００１８】
また、オフセット領域４やドレイン領域６に発生する引張応力が大きすぎると、オフセット領域４やドレイン領域６に割れやひびなどが発生するおそれがある。そのため、過大な引張応力が発生しないようにライナ層８の厚みの適正化を図るようにすることが好ましい。
この場合、ライナ層８の厚みを１０ｎｍ〜２０ｎｍ程度とすれば、電気抵抗を低減させることができるとともに、オフセット領域４やドレイン領域６に過大な引張応力が発生することを抑制することができる。
【００１９】
また、前述したように、絶縁膜領域９を形成することで高耐圧化を図ることができるが、ライナ層８を形成することでさらに高耐圧化を図ることができる。
例えば、絶縁膜領域９がシリコン酸化物から形成され、ライナ層８がシリコン酸化物よりも高い誘電率を有するシリコン窒化物から形成されるものとすれば、オフセット領域４やドレイン領域６にできる電界に影響を与えることができる。そのため、さらに高耐圧化を図ることができる。
【００２０】
また、トレンチ７の側面や下面に部分的にライナ層８を形成するようにすることもできる。ただし、図１に示すように、トレンチ７の側面や下面に連続的にライナ層８を形成するようにすることが好ましい。
【００２１】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層８が形成されているので、電気抵抗を低減させることができる。また、耐圧を向上させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００２２】
[第２の実施形態]
図１に例示をしたものは、ライナ層が絶縁性材料から形成される場合であるが、ライナ層が導電性材料から形成されるようにすることもできる。
この場合、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたライナ層８ａ（第１ライナ層）を形成するようにすることができる。例えば、シリコンに他の半導体物質を固溶させることで格子定数を調整した導電性材料などから形成されたライナ層８ａとすることができる。この様な導電性材料としては、例えば、シリコンゲルマニウムなどを例示することができる。なお、ライナ層８ａが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００２３】
そして、圧縮応力が発生するようなライナ層８ａを形成することで、ライナ層８ａと、オフセット領域４やドレイン領域６と、が接する部分（界面部分）に引張応力を発生させることができる。
なお、圧縮応力が発生するようなライナ層８ａを形成することで電気抵抗の低減を図れることや、ライナ層８ａの厚みの適正化などに関しては、前述したライナ層８と同様とすることができるのでこれらの説明は省略する。
【００２４】
この場合、ライナ層８ａが導電性材料から形成されるため、ゲート電極１１とオフセット領域４などとの短絡を防止する必要がある。
【００２５】
図２は、第２の実施形態に係る半導体装置を例示する模式断面図である。
なお、図２は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００２６】
図２に示すように、半導体装置１ａには絶縁膜領域９、ライナ層８ａが形成されている。本実施の形態においては、ライナ層８ａはシリコンゲルマニウムなどの導電性材料から形成されている。
また、ゲート電極１１とオフセット領域４などとの短絡を防止するため、ライナ層８ａはトレンチ７の下面に形成されている。なお、短絡を生じない程度にトレンチ７の側面にライナ層８ａを形成することもできる。
【００２７】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層８ａが形成されているので、電気抵抗を低減させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００２８】
[第３の実施形態]
図３は、第３の実施形態に係る半導体装置を例示する模式断面図である。
図３は、一例として、半導体装置２０がパワーＭＯＳＦＥＴである場合を例示するものである。
なお、図３は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００２９】
図３に示すように、半導体装置２０に設けられたｐ形またはｎ形のシリコン基板２２の表面領域には、ｎ-形のオフセット領域２４ａ（第２オフセット領域）と、オフセット領域２４ａに隣接して形成されたｎ-形のオフセット領域２４ｂ（第１オフセット領域）と、が形成されている。
すなわち、ｎ-形のオフセット領域２４ａは、チャネル形成領域２３とソース領域２５との間に設けられ、ソース領域２５よりも不純物濃度が低くなっている。
また、少なくともその一部がオフセット領域２４ａの表面領域に形成され、オフセット領域２４ｂよりも高い不純物濃度を有するｎ＋形のソース領域２５（第２半導体領域）が形成されている。
また、少なくともその一部がオフセット領域２４ｂの表面領域に形成され、オフセット領域２４ｂよりも高い不純物濃度を有するｎ＋形のドレイン領域２６（第１半導体領域）が形成されている。
また、ソース領域２５とドレイン領域２６との間に形成されたｐ−形のチャネル形成領域２３が形成されている。
すなわち、ｎ＋形のソース領域２５は、チャネル形成領域２３、絶縁膜領域２９ａを挟んでドレイン領域２６とは反対側に形成され、オフセット領域２４ｂよりも不純物濃度が高くなっている。
ｎ＋形のドレイン領域２６は、絶縁膜領域２９ｂを挟んでチャネル形成領域２３とは反対側に形成され、オフセット領域２４ｂよりも不純物濃度が高くなっている。
【００３０】
オフセット領域２４ａにはトレンチ２７ａ（第２トレンチ）が形成され、トレンチ２７ａ内にライナ層２８ａ（第２ライナ層）を介して絶縁膜領域２９ａ（第２絶縁膜領域）が埋め込まれている。
オフセット領域２４ｂにはトレンチ２７ｂ（第１トレンチ）が形成され、トレンチ２７ｂ内にライナ層２８ｂ（第１ライナ層）を介して絶縁膜領域２９ｂ（第１絶縁膜領域）が埋め込まれている。
【００３１】
すなわち、絶縁膜領域２９ａは、オフセット領域２４ａの表面に埋め込まれている。絶縁膜領域２９ｂは、オフセット領域２４ｂの表面に埋め込まれている。
【００３２】
すなわち、半導体装置２０は、オフセット領域２４ａの表面領域に絶縁膜領域２９ａを埋め込み、オフセット領域２４ｂの表面領域に絶縁膜領域２９ｂを埋め込む構造（ＳＴＩ；shallow trench isolation）を有している。
【００３３】
トレンチ２７ａは、オフセット領域２４ａの表面領域に形成されている。トレンチ２７ａの一方の側面はソース領域２５に接し、他方の側面はチャネル形成領域２３に接している。トレンチ２７ａの上面はゲート絶縁膜３０の上面に開口している。トレンチ２７ａの下面はソース領域２５の下面よりも下方に位置し、且つオフセット領域２４ａの下面よりも上方に位置している。
トレンチ２７ｂは、オフセット領域２４ｂの表面領域に形成されている。トレンチ２７ｂの一方の側面はドレイン領域２６に接し、他方の側面はチャネル形成領域２３に接している。トレンチ２７ｂの上面はゲート絶縁膜３０の上面に開口している。トレンチ２７ｂの下面はドレイン領域２６の下面よりも下方に位置し、且つオフセット領域２４ｂの下面よりも上方に位置している。
この場合、ゲート電極３１に対して対称となるようにトレンチ２７ａとトレンチ２７ｂとを形成するようにすることができる。
【００３４】
ライナ層２８ａは、オフセット領域２４ａと絶縁膜領域２９ａとの間に形成されている。ライナ層２８ｂは、オフセット領域２４ｂと絶縁膜領域２９ｂとの間に形成されている。なお、ライナ層２８ａ、２８ｂが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００３５】
ライナ層２８ａ、２８ｂは、シリコンの格子定数とは異なる格子定数を有する材料から形成されている。
なお、ライナ層２８ａ及びライナ層２８ｂの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたものとすることができる。この場合、ライナ層２８ａ、２８ｂの両方がシリコンの格子定数とは異なる格子定数を有する材料から形成されるようにすることが好ましい。
【００３６】
ライナ層２８ａ、２８ｂは、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成されている。
【００３７】
絶縁膜領域２９ａ、２９ｂは、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
シリコン基板２２の表面には、ゲート絶縁膜３０が形成されている。すなわち、ゲート絶縁膜３０は、チャネル形成領域２３上及びオフセット領域２４ａ、２４ｂ上に形成されている。ゲート絶縁膜３０の上には、例えば不純物が導入されたポリシリコンからなるゲート電極３１が形成されている。ゲート電極３１は、チャネル形成領域２３の直上域に設けられている。
【００３８】
ゲート絶縁膜３０、ゲート電極３１などの上方には、例えばシリコン酸化物からなる絶縁膜３２が設けられている。絶縁膜３２には、絶縁膜３２を貫通するコンタクト１３〜１５が設けられている。絶縁膜３２の表面には、配線１６〜１８が設けられている。コンタクト１３の下端はドレイン領域２６に接続されており、上端は配線１６に接続されている。コンタクト１４の下端はゲート電極３１に接続されており、上端は配線１７に接続されている。コンタクト１５の下端はソース領域２５に接続されており、上端は配線１８に接続されている。
【００３９】
次に、オフセット領域２４ａ、２４ｂの表面領域に絶縁膜領域２９ａ、２９ｂを埋め込む構造（ＳＴＩ；Shallow Trench Isolation）に関してさらに例示をする。
前述したように、半導体装置２０は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成されている。
すなわち、オフセット領域２４ａ、２４ｂに形成された絶縁膜領域２９ａ、２９ｂは、半導体装置２０同士を相互に分離する素子分離層とは異なるものである。つまり、絶縁膜領域２９ａ、２９ｂは、高い電圧が印加された場合にゲート部分を保護するために形成されている。そのため、絶縁膜領域２９ａ、２９ｂを形成することで、ソース領域２５とドレイン領域２６との間の耐圧を高くすることができる。
【００４０】
ここで、半導体装置２０を動作させる際には、図３中の矢印Ｂに示すようにトレンチ２７ａ内に埋め込まれた絶縁膜領域２９ａ、トレンチ２７ｂ内に埋め込まれた絶縁膜領域２９ｂの下方を回り込むようにしてキャリアが移動する。そのため、絶縁膜領域２９ａ、２９ｂの下方を回り込む分だけ移動距離が長くなるので電気抵抗が高くなるおそれがある。 そこで、本実施の形態においては、キャリアの移動経路（電流経路）に沿ってライナ層２８ａ、２８ｂを形成することで電気抵抗を低減させるようにしている。すなわち、前述したライナ層８と同様のライナ層２８ａ、２８ｂを形成することで電気抵抗を低減させるようにしている。なお、ライナ層２８ａ、２８ｂは、ライナ層８と同様のものとすることができるので、これらの詳細な説明は省略する。
【００４１】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層２８ａ、２８ｂが形成されているので、電気抵抗を低減させることができる。また、耐圧を向上させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００４２】
[第４の実施形態]
図３に例示をしたものは、ライナ層が絶縁性材料から形成される場合であるが、ライナ層が導電性材料から形成されるようにすることもできる。
図４は、第４の実施形態に係る半導体装置を例示する模式断面図である。
なお、図４は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に形成された半導体装置を表している。
【００４３】
図４に示すように、半導体装置２０ａには絶縁膜領域２９ａ、２９ｂ、ライナ層２８ｃ（第２ライナ層）、ライナ層２８ｄ（第１ライナ層）が形成されている。
本実施の形態においては、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたライナ層２８ｃ、２８ｄを形成するようにすることができる。例えば、シリコンに他の半導体物質を固溶させることで格子定数を調整した導電性材料などから形成されたライナ層２８ｃ、２８ｄとすることができる。この様な導電性材料としては、例えば、シリコンゲルマニウムなどを例示することができる。なお、ライナ層２８ｃ、２８ｄが単層である場合を例示したが、複数の層からなるものとすることもできる。
【００４４】
また、ライナ層２８ｃ及びライナ層２８ｄの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたものとすることができる。この場合、ライナ層２８ｃ、２８ｄの両方がシリコンの格子定数とは異なる格子定数を有する導電性材料から形成されるようにすることが好ましい。
なお、ライナ層２８ｃ、２８ｄとしては、前述したライナ層８ａと同様のものとすることができるので詳細な説明は省略する。
【００４５】
また、ゲート電極１１とオフセット領域２４ａ、２４ｂなどとの短絡を防止するため、ライナ層２８ｃ、２８ｄはトレンチ２７ａ、２７ｂの下面に形成されている。なお、短絡を生じない程度にトレンチ２７ａ、２７ｂの側面にライナ層２８ｃ、２８ｄを形成することもできる。
【００４６】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層２８ｃ、２８ｄが形成されているので、電気抵抗を低減させることができる。そのため、エネルギー効率の向上、シリコン面積の縮小化、製造コストの削減などを図ることができる。
【００４７】
次に、本実施の形態に係る半導体装置の製造方法について例示をする。
[第５の実施形態]
図５は、第５の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。 また、図５は、一例として、製造する半導体装置１がＬＤＭＯＳＦＥＴ（Laterally Diffused MOSFET；横方向拡散ＭＯＳＦＥＴ）である場合を例示するものである。
なお、図５は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に半導体装置が形成される様子を表したものである。
【００４８】
まず、図５（ａ）に示すように、ｐ形またはｎ形のシリコン基板２のオフセット領域４が形成される領域にトレンチ７を形成する。すなわち、シリコン基板２の表面領域にトレンチ７を形成する。この場合、例えば、ＲＩＥ(Reactive Ion Etching）法などを用いてシリコン基板２をエッチングすることでトレンチ７を形成するようにすることができる。 次に、図５（ｂ）に示すように、トレンチ７の内部にライナ層８を形成する。すなわち、シリコン基板２の表面、トレンチ７の内部にライナ層８となる膜５８を形成する。膜５８の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
【００４９】
膜５８は、シリコンの格子定数とは異なる格子定数を有する材料から形成された膜とすることができる。例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成された膜とすることができる。
また、前述したようにシリコンゲルマニウムなどの導電性材料から形成された膜とすることもできる。ただし、導電性材料から形成された膜とする場合には、前述したトレンチ７の下面などの所定の場所に膜が形成されるようにする。
なお、形成される膜が単層である場合を例示したが、複数の層からなるものとすることもできる。
【００５０】
次に、図５（ｃ）に示すように、絶縁膜領域９となる膜５９を形成する。この際、形成される膜５９によりトレンチ７の内部が埋め込まれるようにする。すなわち、ライナ層８となる膜５８が形成されたトレンチ７の内部に絶縁性材料を埋め込んで絶縁膜領域９が形成されるようにする。
膜５９の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
膜５９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００５１】
次に、図５（ｄ）に示すように、シリコン基板２の表面が露出するまで平坦化する。平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うようにすることができる。
この様な平坦化を行うことで、トレンチ７の内部にライナ層８が形成され、トレンチ７の内部に絶縁性材料（絶縁膜領域９）が埋め込まれる。
【００５２】
次に、図５（ｅ）に示すように、シリコン基板２の表面にゲート絶縁膜１０を形成する。すなわち、シリコン基板２の表面を酸化させてゲート絶縁膜１０を形成する。ゲート絶縁膜１０の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
次に、図５（ｆ）に示すように、チャネル形成領域３、オフセット領域４を形成する。 すなわち、トレンチ７が形成された領域を含まないシリコン基板２の表面内部にｐ形のチャネル形成領域３を形成する。また、トレンチ７が形成された領域を含むシリコン基板２の表面内部にｎ形のオフセット領域４を形成する。
例えば、チャネル形成領域３を形成する領域にボロンイオンを注入し、オフセット領域４を形成する領域にリンイオンを注入し、熱処理を行うことでチャネル形成領域３、オフセット領域４を形成するようにすることができる。
【００５３】
次に、図５（ｇ）に示すように、ゲート電極１１を形成する。
すなわち、チャネル形成領域３及びオフセット領域４の表面上に形成されたゲート絶縁膜１０を介してゲート電極１１を形成する。
ゲート電極１１は、例えば、不純物が導入されたポリシリコンから形成されるものとすることができる。
【００５４】
次に、図５（ｈ）に示すように、ソース領域５、ドレイン領域６を形成する。
すなわち、絶縁膜領域９を挟んでチャネル形成領域３とは反対側のシリコン基板２の表面内部に、オフセット領域４よりも不純物濃度の高いｎ形のドレイン領域６を形成する。また、ドレイン領域６を形成すると共に、チャネル形成領域３を挟んでドレイン領域６とは反対側のシリコン基板２の表面内部に、オフセット領域４よりも不純物濃度の高いｎ形のソース領域５を形成する。
例えば、ソース領域５、ドレイン領域６を形成する領域にヒ素イオンを注入し、熱処理を行うことでソース領域５、ドレイン領域６を形成するようにすることができる。
次に、図５（ｉ）に示すように、絶縁膜１２、コンタクト１３〜１５、配線１６〜１８を順次形成する。
この様にして半導体装置１を製造することができる。
なお、図示しない素子分離層などの形成には既知の技術を適用させることができるのでその説明は省略する。
【００５５】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層を形成することができる。そのため、電気抵抗の低減と耐圧の向上とを図ることができる半導体装置を効率よく生産することができる。
【００５６】
[第６の実施形態]
図６は、第６の実施形態に係る半導体装置の製造方法を例示する模式工程断面図である。
また、図６は、一例として、製造する半導体装置２０がパワーＭＯＳＦＥＴである場合を例示するものである。
なお、図６は、図示しない素子分離層（ＤＴＩ；Deep Trench Isolation）やＰＮ接合分離などにより区画された領域に半導体装置が形成される様子を表したものである。
【００５７】
まず、図６（ａ）に示すように、シリコン基板２２の表面領域にトレンチ２７ａを形成すると共に、シリコン基板２２の表面領域にトレンチ２７ｂを形成する。すなわち、ｐ形またはｎ形のシリコン基板２２のオフセット領域２４ａが形成される領域にトレンチ２７ａを形成する。また、オフセット領域２４ａに隣接するオフセット領域２４ｂが形成される領域にトレンチ２７ｂを形成する。
この場合、例えば、ＲＩＥ(Reactive Ion Etching）法などを用いてシリコン基板２２をエッチングすることでトレンチ２７ａ、２７ｂを形成するようにすることができる。
次に、図６（ｂ）に示すように、トレンチ２７ａの内部にライナ層２８ａを形成すると共に、トレンチ２７ｂの内部にライナ層２８ｂを形成する。すなわち、シリコン基板２２の表面、トレンチ２７ａ、２７ｂの内部にライナ層２８ａ、２８ｂとなる膜６８を形成する。膜６８の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
【００５８】
膜６８は、シリコンの格子定数とは異なる格子定数を有する材料から形成された膜とすることができる。例えば、シリコン窒化物及びシリコン酸窒化物の少なくともいずれかから形成された膜とすることができる。
この場合、ライナ層２８ａ及びライナ層２８ｂの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたものとすることができる。この場合、ライナ層２８ａ、２８ｂの両方がシリコンの格子定数とは異なる格子定数を有する材料から形成されるようにすることが好ましい。
【００５９】
また、前述したようにシリコンゲルマニウムなどの導電性材料から形成された膜とすることもできる。
ただし、導電性材料から形成された膜とする場合には、前述したトレンチ２７ａ、２７ｂの下面などの所定の場所に膜が形成されるようにする。
この場合、図４に例示をしたライナ層２８ｃ及びライナ層２８ｄの少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する導電性材料から形成されたものとすることができる。この場合、ライナ層２８ｃ、２８ｄの両方がシリコンの格子定数とは異なる格子定数を有する導電性材料から形成されるようにすることが好ましい。
【００６０】
なお、形成される膜が単層である場合を例示したが、複数の層からなるものとすることもできる。
【００６１】
次に、図６（ｃ）に示すように、絶縁膜領域２９ａ、２９ｂとなる膜６９を形成する。この際、形成される膜６９によりトレンチ２７ａ、２７ｂの内部が埋め込まれるようにする。
すなわち、ライナ層２８ａ、２８ｂとなる膜６８が形成されたトレンチ２７ａ、２７ｂの内部に絶縁性材料を埋め込んで絶縁膜領域２９ａ、２９ｂが形成されるようにする。
膜６９の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）法などを用いて行うようにすることができる。
膜６９は、例えば、シリコン酸化物などの絶縁性材料から形成されるものとすることができる。
【００６２】
次に、図６（ｄ）に示すように、シリコン基板２２の表面が露出するまで平坦化する。平坦化は、例えば、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて行うようにすることができる。
この様な平坦化を行うことで、トレンチ２７ａ、２７ｂの内部にライナ層２８ａ、２８ｂが形成され、トレンチ２７ａ、２７ｂの内部に絶縁性材料（絶縁膜領域２９ａ、２９ｂ）が埋め込まれる。
【００６３】
次に、図６（ｅ）に示すように、シリコン基板２２の表面にゲート絶縁膜３０を形成する。すなわち、シリコン基板２２の表面を酸化させてゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成は、例えば、熱酸化法などを用いて行うようにすることができる。
次に、図６（ｆ）に示すように、チャネル形成領域２３、オフセット領域２４ａ、２４ｂを形成する。
すなわち、トレンチ２７ｂが形成された領域を含むシリコン基板２２の表面内部にｎ形のオフセット領域２４ｂを形成するすると共に、トレンチ２７ａが形成された領域を含むシリコン基板２２の表面内部にｎ形のオフセット領域２４ａを形成する。
例えば、チャネル形成領域２３を形成する領域にボロンイオンを注入し、オフセット領域２４ａ、２４ｂを形成する領域にリンイオンを注入し、熱処理を行うことでチャネル形成領域２３、オフセット領域２４ａ、２４ｂを形成するようにすることができる。
【００６４】
次に、図６（ｇ）に示すように、ゲート電極３１を形成する。
すなわち、チャネル形成領域２３及びオフセット領域２４ａ、２４ｂの表面上に形成されたゲート絶縁膜３０を介してゲート電極３１を形成する。
ゲート電極３１は、例えば、不純物が導入されたポリシリコンから形成されるものとすることができる。
【００６５】
次に、図６（ｈ）に示すように、ソース領域２５、ドレイン領域２６を形成する。
すなわち、絶縁膜領域２９ｂを挟んでチャネル形成領域２３とは反対側のシリコン基板２２の表面内部に、オフセット領域２４ｂよりも不純物濃度の高いｎ形のドレイン領域２６を形成する。
また、ドレイン領域２６を形成すると共に、チャネル形成領域２３、絶縁膜領域２９ａを挟んでドレイン領域２６とは反対側のシリコン基板２２の表面内部に、オフセット領域２４ｂよりも不純物濃度の高いｎ形のソース領域２５を形成する。
例えば、ソース領域２５、ドレイン領域２６を形成する領域にヒ素イオンを注入し、熱処理を行うことでソース領域２５、ドレイン領域２６を形成するようにすることができる。 次に、図６（ｉ）に示すように、絶縁膜３２、コンタクト１３〜１５、配線１６〜１８を順次形成する。
この様にして半導体装置２０を製造することができる。
なお、図示しない素子分離層などの形成には既知の技術を適用させることができるのでその説明は省略する。
【００６６】
本実施の形態によれば、キャリアの移動経路（電流経路）に沿ってライナ層を形成することができる。そのため、電気抵抗の低減と耐圧の向上とを図ることができる半導体装置を効率よく生産することができる。
【００６７】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【００６８】
例えば、半導体装置１、１ａ、２０、２０ａなどが備える各要素の形状、寸法、材質、配置、数などは、例示をしたものに限定されるわけではなく適宜変更することができる。 また、以上に例示をしたものはｎ形のＭＯＳＦＥＴの場合であるが、ｐ形のＭＯＳＦＥＴにも適用させることができる。
【符号の説明】
【００６９】
１ 半導体装置、１ａ 半導体装置、３ チャネル形成領域、４ オフセット領域、５ ソース領域、６ ドレイン領域、７ トレンチ、８ ライナ層、８ａ ライナ層、９ 絶縁膜領域、１０ ゲート絶縁膜、１１ ゲート電極、２０ 半導体装置、２０ａ 半導体装置、２３ チャネル形成領域、２４ａ オフセット領域、２４ｂ オフセット領域、２５ ソース領域、２６ ドレイン領域、２７ａ トレンチ、２７ｂ トレンチ、２８ａ ライナ層、２８ｂ ライナ層、２８ｃ ライナ層、２８ｄ ライナ層、２９ａ 絶縁膜領域、２９ｂ 絶縁膜領域、３０ ゲート絶縁膜、３１ ゲート電極、
【特許請求の範囲】
【請求項１】
第１導電型のチャネル形成領域と、
第２導電型の第１オフセット領域と、
前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、
前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、
前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、
前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、
前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記チャネル形成領域と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも不純物濃度の低い第２オフセット領域と、
前記第２オフセット領域の表面に埋め込まれている第２絶縁膜領域と、
前記第２オフセット領域と前記第２絶縁膜領域との間に設けられた第２ライナ層と、
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ライナ層及び前記第２ライナ層の少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたこと、を特徴とする請求項２記載の半導体装置。
【請求項４】
基板の表面に第１トレンチを形成する工程と、
前記第１トレンチの内部に第１ライナ層を形成する工程と、
前記第1ライナ層が形成された前記第１トレンチの内部に絶縁性材料を埋め込んで第１絶縁膜領域を形成する工程と、
前記基板の表面に絶縁膜を形成する工程と、
前記第１トレンチが形成された領域を含まない前記基板の表面内部に第１導電型のチャネル形成領域を形成する工程と、
前記第１トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第１オフセット領域を形成する工程と、
前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域を形成する工程と共に、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域を形成する工程と、
前記チャネル形成領域及び前記第１オフセット領域の表面上に形成された前記絶縁膜を介してゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１トレンチを形成する工程と共に、前記基板の表面に第２トレンチを形成する工程と、
前記第１ライナ層を形成する工程と共に、前記第２トレンチの内部に第２ライナ層を形成する工程と、
前記第１オフセット領域を形成する工程と共に、前記第２トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第２オフセット領域を形成する工程と、
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１ライナ層及び前記第２ライナ層の少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されること、を特徴とする請求項５記載の半導体装置の製造方法。
【請求項１】
第１導電型のチャネル形成領域と、
第２導電型の第１オフセット領域と、
前記第１オフセット領域の表面に埋め込まれている第１絶縁膜領域と、
前記第１オフセット領域と前記第１絶縁膜領域との間に設けられた第１ライナ層と、
前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域と、
前記チャネル形成領域を挟んで前記第１半導体領域とは反対側に形成され、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域と、
前記チャネル形成領域上及び前記第１オフセット領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記チャネル形成領域と前記第２半導体領域との間に設けられ、前記第２半導体領域よりも不純物濃度の低い第２オフセット領域と、
前記第２オフセット領域の表面に埋め込まれている第２絶縁膜領域と、
前記第２オフセット領域と前記第２絶縁膜領域との間に設けられた第２ライナ層と、
を備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１ライナ層及び前記第２ライナ層の少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されたこと、を特徴とする請求項２記載の半導体装置。
【請求項４】
基板の表面に第１トレンチを形成する工程と、
前記第１トレンチの内部に第１ライナ層を形成する工程と、
前記第1ライナ層が形成された前記第１トレンチの内部に絶縁性材料を埋め込んで第１絶縁膜領域を形成する工程と、
前記基板の表面に絶縁膜を形成する工程と、
前記第１トレンチが形成された領域を含まない前記基板の表面内部に第１導電型のチャネル形成領域を形成する工程と、
前記第１トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第１オフセット領域を形成する工程と、
前記第１絶縁膜領域を挟んで前記チャネル形成領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第１半導体領域を形成する工程と、
前記第１半導体領域を形成する工程と共に、前記チャネル形成領域を挟んで前記第１半導体領域とは反対側の前記基板の表面内部に、前記第１オフセット領域よりも不純物濃度の高い第２導電型の第２半導体領域を形成する工程と、
前記チャネル形成領域及び前記第１オフセット領域の表面上に形成された前記絶縁膜を介してゲート電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１トレンチを形成する工程と共に、前記基板の表面に第２トレンチを形成する工程と、
前記第１ライナ層を形成する工程と共に、前記第２トレンチの内部に第２ライナ層を形成する工程と、
前記第１オフセット領域を形成する工程と共に、前記第２トレンチが形成された領域を含む前記基板の表面内部に第２導電型の第２オフセット領域を形成する工程と、
を備えたことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１ライナ層及び前記第２ライナ層の少なくともいずれかは、シリコンの格子定数とは異なる格子定数を有する材料から形成されること、を特徴とする請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−６４６４２（Ｐ２０１２−６４６４２Ａ）
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願番号】特願２０１０−２０５４９５（Ｐ２０１０−２０５４９５）
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月２９日（２０１２．３．２９）
【国際特許分類】
【出願日】平成２２年９月１４日（２０１０．９．１４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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