【課題】蛇行した形状に形成されたリセス部を備えることにより、オン抵抗を低減することができる電界効果トランジスタを提供することを目的とする。
【解決手段】電界効果トランジスタ１は、チャネル層１１と、チャネル層１１とヘテロ接合を構成するキャリア供給層１２と、キャリア供給層１２の表面から掘り下げて形成されたリセス部１３と、リセス部１３に沿って形成された第１絶縁層３１と、第１絶縁層３１の上に形成された第１ゲート電極２３と、リセス部１３に対してチャネル長方向の一方側に形成されたソース電極２１と、リセス部１３に対してチャネル長方向の他方側に形成されたドレイン電極２２とを備える。リセス部１３は、ソース電極２１とドレイン電極２２とが平面視で平行に対向するチャネル長の範囲内において、蛇行しながらチャネル長方向と交差する方向に延長されている。 （もっと読む）

【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】トランジスタの高耐圧特性を維持しながらオン抵抗を低減する。
【解決手段】第１高濃度拡散層１０９及び第２高濃度拡散層１０８はそれぞれ第１導電型であり、平面視においてゲート電極１０６を介して互いに対向している。第１低濃度拡散層１０３は第１導電型であり、第１高濃度拡散層１０９を内側に含むように形成されている。第１高濃度拡散層１０９は、平面視でゲート電極１０６から離間しており、第１低濃度拡散層１０３は、平面視において第１高濃度拡散層１０９よりもゲート電極の近くまで形成されている。第１埋込層１１４は第１導電型であり、第１高濃度拡散層１０９の下方からゲート電極１０６に向けて延在している。第２埋込層１１２は第１導電型であり、第１埋込層１１４とゲート電極１０６とを接続している。 （もっと読む）

【課題】パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を提供する。
【解決手段】半導体基板１１の上部にＰ型のウェル１２を形成し、ウェル１２にＳＴＩ１３を選択的に設け、ＳＴＩ１３の開口部１４内にＳＴＩ１３の側面１３ａに接するようにＮ^＋型のソース層１７及びドレイン層１８を相互に離隔して形成する。また、ソース層１７とドレイン層１８との間に、Ｐ^＋型のコンタクト層１９を形成する。コンタクト層１９はソース層１７に接し、ＳＴＩ１３からは離隔するように形成する。更に、ソース電極２１をソース層１７及びコンタクト層１９に接続し、ドレイン電極２２をドレイン層１８に接続し、ＳＴＩ１３上に側面１３ａに沿ってゲート電極２３を設ける。 （もっと読む）

【課題】 オン抵抗を増大させることなく、高耐圧化を実現させることが可能な半導体装置を実現する。
【解決手段】 Ｐ型の半導体基板１内には、Ｐ型ボディ領域３と、Ｐ型ボディ領域３に対して基板面に平行な方向に離間して形成されたＮ型ドリフト領域５と、Ｎ型ドリフト領域内のフィールド酸化膜１１で分離された領域に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のドレイン領域８と、Ｐ型ボディ領域３内に形成された、Ｎ型ドリフト領域５より高濃度Ｎ型のソース領域６を備える。そして、Ｐ型ボディ領域３の一部底面に離散的に連結すると共に、それぞれが基板面に平行な方向に延伸し、各先端がドリフト領域５内に達するよう、Ｎ型ドリフト領域５より高濃度のＰ型埋め込み拡散領域４が形成される。 （もっと読む）

【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）

【課題】高耐圧且つ低オン抵抗な半導体装置及びこれを含む半導体集積回路装置を歩留まり良く、安価に提供する。

【解決手段】第１導電型の半導体基板（１）と、前記第１導電型と反対の第２導電型であって前記半導体基板の表面側に形成されたソース領域（１１）、低濃度ドレイン領域（１２）及び高濃度ドレイン領域（１３）と、前記半導体基板上に形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に形成されたゲート電極と、を備える半導体装置（１０）であって、
前記ゲート電極は、前記低濃度ドレイン領域の少なくとも一部を覆うように形成され、且つ、前記低濃度ドレイン領域の上方において開孔（１６）を有することを特徴とする半導体装置。前記低濃度ドレイン領域と高濃度ドレイン領域とは互いに隣接することが好ましい。 （もっと読む）

【課題】自己整列した浅い注入領域及び深い注入領域を形成し、浅い注入領域の低い拡散率を有するｎ型ドーパントを比較的固定すると共に、深い注入領域の高い拡散率を有するｐ型ドーパントを十分に拡散させ、良く制御されたチャネルを形成するｐベース領域をｎ型ソースの周りに形成して横型炭化シリコンパワーデバイスを製造する。
【解決手段】炭化シリコン基板内にマスクの開口部を通してｐ型ドーパントをイオン注入して深いｐ型注入領域を形成する。マスクの同じ開口部を通してｎ型ドーパントをイオン注入して前記ｐ型注入領域と比較して浅いｎ型注入領域を形成する。その後、前記深いｐ型注入領域を前記浅いｎ型注入領域を囲む炭化シリコン表面まで、該埋め込まれた深いｐ型注入領域を該浅いｎ型注入領域を通って炭化シリコン基板表面まで縦方向に拡散させることなく、側方拡散させるのに十分な温度及び時間でアニールする。 （もっと読む）

【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを同時に形成する工程と、第１の半導体領域上に第２導電型のソース領域を形成する工程と、第２の半導体領域上であってソース領域との間にゲート電極を挟む位置に第２導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域を形成する工程とを備えている。 （もっと読む）

【課題】ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。
【解決手段】電子走行層３と電子供給層４との間にｉ−ＡｌＮからなる中間層５を形成し、キャップ構造７上のゲート電極の形成予定部位に中間層５をエッチングストッパとして用いて開口１１ａを形成した後、中間層５の開口１１ａに位置整合する部位に熱リン酸を用いたウェットエッチングにより開口１１ｂを形成して、開口１１ａ，１１ｂからなる開口１１をゲート絶縁膜１２を介して下部が埋め込み、上部がキャップ構造７上方に突出するゲート電極１３を形成する。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】形成する素子に要求される素子間耐圧や素子内部耐圧に応じたディープトレンチ膜を有する半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１１上に、Ｎ＋型埋め込み層１２と、Ｎ型半導体層１３と、が積層された基板１０と、基板１０にＮ＋型埋め込み層１２の形成位置よりも深く形成され、基板１０内の素子形成領域内を区画するディープトレンチ２０と、ディープトレンチ２０の内壁に沿って形成される側壁酸化膜２３，２４と、ディープトレンチ２０内を埋めるＴＥＯＳ膜を含むディープトレンチ膜２６と、ディープトレンチ膜２６で区画される素子形成領域に形成されるＬＤＭＯＳと、を備え、ディープトレンチ２０は、Ｎ＋型埋め込み層１２の上面よりも浅い位置の境界深さまでの第１のディープトレンチ２１と、境界深さから底部までの第１のディープトレンチ２１よりも小さい開口径を有する第２のディープトレンチ２２によって構成される。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有する第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】高電圧を印加しても壊れにくい電界効果トランジスタを提供する。
【解決手段】電界効果トランジスタは、基板１、チャネル層３及びバリア層４と、バリア層４上にこの順で離間して設けられたソース電極６、ゲート電極７およびドレイン電極８とを備え、ソース電極６の直下に第１のｎ型不純物拡散領域１２が設けられ、ドレイン電極８の直下に第２のｎ型不純物拡散領域１３が設けられ、第２のｎ型不純物拡散領域の下側の前記チャネル層３および第２のｎ型不純物拡散領域の前記ゲート電極側の前記チャネル層３および前記バリア層４に第３のｎ型不純物拡散領域１５が設けられる。第３のｎ型不純物拡散領域１５は第２のｎ型不純物拡散領域１３よりも低いｎ型不純物濃度を有し、ゲート電極とドレイン電極との間に電圧が印加されたときバリア層４およびチャネル層３においてその絶縁破壊強度を超える電界集中が生じることを抑制する。 （もっと読む）

【課題】トランジスタの耐圧を高く保ちつつ、素子分離能力の低下を防ぐ。
【解決手段】基板１０２の一面のチャネル領域１０８において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２内部を埋め込むように形成されたゲート電極１２２を含むトランジスタにおいて、ソース領域１１２およびドレイン領域１１３の下方には、それぞれ第１のオフセット領域１０６および第２のオフセット領域１０７が形成される。ここで、第１のオフセット領域１０６および第２のオフセット領域１０７は、それぞれ、素子分離絶縁膜１１０と接する領域における下端が素子分離絶縁膜１１０の下端よりも上方に位置するように形成されるとともに、トレンチ１６２端部の下方にも形成されている。 （もっと読む）

【課題】
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現可能な高耐圧ＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板の高耐圧トランジスタ用第１導電型領域上にゲート電極を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、ゲート電極を貫通する加速エネルギで第１導電型の不純物イオンを注入して、ソース領域で深く、ゲート電極下方で浅いチャネルドーズ領域を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第２のマスク及びゲート電極をイオン注入マスクとして第２導電型の不純物をイオン注入してソースエクステンション領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。 （もっと読む）

【課題】高耐圧で大きな電流駆動能力をもつＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタを提供する。
【解決手段】ＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタのドレイン側のオフセット領域に、ＬＯＣＯＳ酸化膜を伴うＮ型第１低濃度ドレインオフセット領域５と、ＬＯＣＯＳ酸化膜を伴わないＮ型第２低濃度ドレインオフセット領域６を設け、共にゲート電極で覆うように設けたので、Ｎ型第１低濃度ドレインオフセット領域５でオフセット領域にかかる電界を緩和し高耐圧を得て、Ｎ型第２低濃度ドレインオフセット領域６でオフセット領域のキャリアを増加させ大きな電流駆動能力を得ることができる。 （もっと読む）