半導体装置、電子装置、半導体装置の製造方法および使用方法
【課題】 スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供する。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。
【解決手段】
半導体層１１および１２は、基板１０上に形成され、第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、半導体層１１および１２上に形成され、絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置され、フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に点在し、第１の電極１０１および第２の電極１０２は、半導体層１１および１２を介して電気的に接続されており、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、第１の電極１０１と第２の電極１０２との間の距離以下であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、電子装置、半導体装置の製造方法および使用方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ、ダイオード等の半導体装置は、各種電子装置に広く用いられ、種々の観点から研究開発がなされている。例えば、電界効果トランジスタについては、フィールドプレート電極を用いて電界集中の緩和、高耐圧化等を試みる研究がなされている（特許文献１〜３等）。
【０００３】
図１０に、特許文献１に記載の電界効果トランジスタ（ＦＥＴ）の構造を模式的に示す。図１０（ａ）は平面図、図１０（ｂ）は断面図である。同図において、９０は基板、９１はアンドープ窒化ガリウム（ＧａＮ）からなるチャネル層、９２はｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給層である。基板面に対する結晶成長方向は［０００１］に平行である。図示の通り、基板９０上には、チャネル層９１および電子供給層９２がこの順序で積層されている。チャネル層９１内の電子供給層９２との界面近傍には二次元電子ガス（２ＤＥＧ）が生成されている。電子供給層９２上には、ソース電極９３１とドレイン電極９３２が形成され２ＤＥＧとのオーミック接触がとられている。電子供給層９２上にはゲート電極９６が形成され、電子供給層９２およびゲート電極９６を覆うように窒化珪素（Ｓｉ３Ｎ４）からなる絶縁膜９４が形成されている。絶縁膜９４上のゲート電極９６とドレイン電極９３２の間には電位が浮遊したフィールドプレート電極９７が複数個形成されている。
【０００４】
一方、特許文献２には、複数のフィールドプレート電極間を抵抗で接続してゲートからドレインに向かう電位勾配を与えたＦＥＴが報告されている。同様に、特許文献３には、複数のフィールドプレート電極間をキャパシタで接続してゲートからドレインに向かう電位勾配を与えたＦＥＴも提案されている。これらのＦＥＴにおいては、各フィールドプレート電極の電位が固定されるため、電界集中緩和の効果がより安定して得られる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８０１４３公報
【特許文献２】特開２００６−３５１７５３公報
【特許文献３】特開２００５−２０９９８３公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１１に、フィールドプレート電極を設けたＦＥＴにおけるソース−ドレイン間の電界強度分布について、計算結果の一例を示す。同図は、前記特許文献１記載のＦＥＴをモデルとした計算結果の一例である。図示の通り、このＦＥＴでは、フィールドプレート電極９７がＡｌＧａＮ層９２内に空乏層を形成するため、フィールドプレート電極９７のドレイン端に電界強度のピークが発生する。このため、フィールドプレート電極が無い場合と比べると、ゲート電極９６のドレイン端の電界集中が緩和される。しかしながら、このフィールドプレート端の電界強度はドレイン電圧の増加と共に顕著になるため、フィールドプレート端での電界集中によりデバイスが破壊に至るおそれがある。
【０００７】
前記フィールドプレート端での電界強度を低下させるためには、フィールドプレート電極の密度すなわち本数を増やして電界集中箇所を分散させるのが効果的である。しかしながら、この場合は、ゲート−ドレイン間容量が増えてスイッチング速度が低下するという問題がある。また、フィールドプレート電極の本数は同じにして、ゲート−ドレイン間距離を増加しても電界強度の低下は可能である。しかしながら、この場合は、ドレイン抵抗が増大し、それに伴いオン抵抗も増大するという問題がある。
【０００８】
そこで、本発明は、スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の半導体装置は、
基板と、半導体層と、第１の電極と、第２の電極と、フィールドプレート電極と、絶縁膜とを含み、
前記半導体層は、前記基板上に形成され、
前記第１の電極、前記第２の電極および前記絶縁膜は、それぞれ、前記半導体層上に形成され、
前記絶縁膜は、前記第１の電極と前記第２の電極との間に配置され、
前記第１の電極と前記第２の電極は、前記半導体層を介して電気的に接続されており、
前記フィールドプレート電極は、複数であり、かつ、前記絶縁膜上に、前記第１の電極と前記第２の電極との間に点在するように配置されており、
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下であることを特徴とする。
【００１０】
また、本発明の電子装置は、前記本発明の半導体装置を含むことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、
基板を準備する基板準備工程と、
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１の電極および第２の電極を形成する電極形成工程と、
前記半導体層上に、前記第１の電極と前記第２の電極との間に配置されるように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にフィールドプレート電極を形成するフィールドプレート電極形成工程とを含み、
前記フィールドプレート電極形成工程において、複数の前記フィールドプレート電極が前記第１の電極と前記第２の電極との間に点在し、かつ、前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下となるように前記フィールドプレート電極を形成することを特徴とする。
【００１２】
さらに、本発明の半導体装置の使用方法は、前記本発明の半導体装置、または、前記本発明の半導体装置の製造方法により製造された半導体装置の、前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図２】本発明の第２の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図３】本発明の第２の実施形態において、電界強度シミュレーションに用いた半導体装置の構造を模式的に示す平面図である。
【図４】図３の半導体装置におけるソース−ドレイン間の電界強度分布のシミュレーション結果を例示するグラフである。
【図５】本発明の第２の実施形態の半導体装置における、ゲート幅方向の電界強度分布を模式的に例示するグラフである。
【図６】本発明の第３の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図７】本発明の第４の一実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図８】本発明の第５の一実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は斜視図、（ｂ）および（ｃ）は断面図である。
【図９】本発明の第６の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図１０】特許文献１に記載されている電界効果トランジスタの構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１１】特許文献１に記載されている電界効果トランジスタにおける電界強度分布のシミュレーション結果を例示するグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明について、さらに具体的に説明する。
【００１６】
本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。電極が半導体層と接合している状態とは、例えば、ソース電極、ドレイン電極もしくはゲート電極が半導体層に直接接触している状態、または、ゲート電極がゲート絶縁膜を介して半導体層とつなぎ合わされた状態等がある。また、「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。前記第１の電極と前記第２の電極が、前記半導体層を介して電気的に接続されている状態は、例えば、前記第１の電極と第２の電極のそれぞれが、前記半導体層と直接接触している状態、または、前記第１の電極と第２の電極の一方が前記半導体層と直接接触し、他方がゲート絶縁膜を介して前記半導体層とつなぎ合わされた状態等がある。
【００１７】
また、本発明において、Ｘという構成要素とＹという構成要素が存在する場合、ＸとＹの位置関係は、以下の通りとする。まず、「Ｘの上にＹ」は、特に断らない限り、Ｘの上面にＹが直接接触している状態でも良いし、Ｘの上面とＹとの間に他の構成要素等が存在し、Ｘの上面とＹとが直接接触していない状態でも良い。同様に、「Ｘの下にＹ」は、特に断らない限り、Ｘの下面にＹが直接接触している状態でも良いし、Ｘの下面とＹとの間に他の構成要素等が存在し、Ｘの下面とＹとが直接接触していない状態でも良い。また、「Ｘの上面にＹ」は、Ｘの上面にＹが直接接触している状態を指す。同様に、「Ｘの下面にＹ」は、Ｘの下面にＹが直接接触している状態を指す。「Ｘの片面側にＹ」は、特に断らない限り、Ｘの片面側にＹが直接接触している状態でも良いし、Ｘの片面側とＹとの間に他の構成要素等が存在し、Ｘの片面側とＹとが直接接触していない状態でも良い。「Ｘの両面側にＹ」も、同様とする。「Ｘの片面にＹ」は、Ｘの片面にＹが直接接触している状態を指す。「Ｘの両面にＹ」も、同様とする。
【００１８】
また、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。例えば、「前記第１の電極と前記第２の電極との間の距離」は、前記第１の電極と前記第２の電極とを結ぶ最短の線分の長さ、すなわち、前記第１の電極と前記第２の電極との間の最短距離をいう。
【００１９】
以下、本発明の実施形態について、図面に基づいて説明する。ただし、以下の実施形態は例示であり、本発明を限定しない。各図面において、同様な構成要素には同様の符号を付し、重複する部分は適宜説明を省略する場合がある。各図面は例示的な模式図であり、各部の寸法比等は実物とは異なる場合がある。
【００２０】
［実施形態１］
本発明の第１の実施形態について、図１を参照しながら説明する。
【００２１】
図１に、本実施形態の半導体装置（素子）の構造を模式的に例示する。図１（ａ）は平面図、図１（ｂ）は、図１（ａ）の（Ａ−Ａ’）方向に見た断面図、図１（ｃ）は、図１（ａ）の（Ｂ−Ｂ’）方向に見た断面図である。
【００２２】
図１（ｂ）および（ｃ）に示すとおり、この半導体装置は、基板１０と、半導体層１１および１２と、第１の電極１０１と、第２の電極１０２と、フィールドプレート電極１７Ａおよび１７Ｂと、絶縁膜１４とを含む。半導体層１１および１２は、基板１０上に形成されている。第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、前記半導体層上に形成されている。絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置されている。前記フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に、第１の電極１０１と第２の電極１０２との間に点在するように配置されている。第１の電極１０１および第２の電極１０２は、前記半導体層を介して電気的に接続されている。前記複数のフィールドプレート電極１７Ａおよび１７Ｂにおいて、各フィールドプレート電極の、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の長さＬｙ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離Ｇｙは、それぞれ、第１の電極１０１と第２の電極１０２との間の距離Ｌｇｄ以下である。
【００２３】
図１の半導体装置において、前記半導体層の構成、前記第１の電極および前記第２の電極の配置は、以下のとおりである。ただし、本発明は、これらに限定されない。すなわち、図１では、基板１０上面に、チャネル層１１およびキャリア供給層１２が、この順序で積層されている。チャネル層１１およびキャリア供給層１２は、前記「半導体層」に相当する。キャリア供給層１２の上面の一端には第１の電極１０１が形成され、キャリア供給層１２の上面の他端には第２の電極１０２が形成されている。第１の電極１０１はチャネル層１１とのショットキー接触がとられ、第２の電極１０２は、チャネル層１１とのオーミック接触がとられている。
【００２４】
フィールドプレート電極１７Ａおよび１７Ｂの形状、長さ、幅、各フィールドプレート電極間の距離等は、図１に示した具体的な形態には限定されない。これらは、例えば、後述の実施形態２〜６と同様であっても良い。
【００２５】
本発明の半導体装置においては、前記フィールドプレート電極により、例えば、前記第１の電極および前記第２の電極間の電圧印加時における電界集中の緩和効果が得られる。なお、本発明の半導体装置において、前記第１の電極および前記第２の電極間の電圧印加時における前記フィールドプレート電極の電位は特に制限されない。なお、以下において、前記フィールドプレート電極が、前記第１の電極と前記第２の電極との間に点在するように配置されていることを、島状に配置されているということがある。また、前記フィールドプレート電極を、島状フィールドプレート電極ということがある。
【００２６】
本発明の半導体装置は、どのような製造方法により製造しても良いが、前述した本発明の製造方法により製造することが好ましい。各工程における条件等は、例えば、一般的な半導体装置の製造方法等を参考にして適宜設定できる。
【００２７】
前記フィールドプレート電極の形成は、例えば、光学露光とリフトオフ処理を用いて行うことができる。より具体的には、例えば、前記フィールドプレート電極形成工程において、前記絶縁膜上にレジストを形成し、前記フィールドプレート電極形成予定部位に形成された前記レジストを光学露光および現像により除去して前記フィールドプレート電極のパターンを形成し、前記フィールドプレート電極のパターン上に前記フィールドプレート電極の材料を、例えば、蒸着等により形成し、前記レジストおよびその上に形成された前記フィールドプレート電極材料をリフトオフ処理により除去する。なお、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００２８】
また、前記フィールドプレート電極の形成は、例えば、スパッタ法、光学露光およびイオンミリングを用いて行うこともできる。より具体的には、例えば、前記フィールドプレート電極形成工程において、前記絶縁膜上に、スパッタ法により前記フィールドプレート電極の材料を形成し、前記フィールドプレート電極材料上にレジストを形成し、前記フィールドプレート電極形成予定部位以外に形成された前記レジストを光学露光および現像により除去し、前記レジストで覆われていない部位の前記フィールドプレート電極材料をイオンミリングにより除去し、さらに前記レジストを除去する。なお、前記フィールドプレート電極材料の形成方法は、前記スパッタ法に代えて、他の任意の方法を用いても良い。前記フィールドプレート電極材料の除去方法は、前記イオンミリングに代えて、他の任意の方法を用いても良い。また、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００２９】
図１の半導体装置の製造（作製）方法は特に限定されないが、例えば以下の通りである。すわなち、まず、（１１１）面珪素（Ｓｉ）基板１０を準備する。次に、その基板１０上面に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＯＣＶＤと略する）法により、アンドープ窒化アルミニウム（ＡｌＮ）層１１１（２００ｎｍ）、アンドープＧａＮ層１１２（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎ層１２（４５ｎｍ）を、前記順序で成長させる。ここで、アンドープＡｌＮ層１１１は核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１１２を格子歪の無い高品質なエピタキシャル結晶とする。アンドープＡｌＮ層１１１とアンドープＧａＮ層１１２は図１におけるチャネル層１１を構成し、ＡｌＧａＮ層１２はキャリア供給層を構成する。前記各エピタキシャル層（層１１１、１１２および１２）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１２とＧａＮチャネル層１１２の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１１２内に２ＤＥＧが生成される。ＡｌＧａＮキャリア供給層１２は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１２の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１２の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１１２はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１２もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１２上に、例えば、Ｎｉ／Ａｕなどの金属を蒸着し、第１の電極１０１を形成する。一方、ＡｌＧａＮ層１２上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、第２の電極１０２を形成する。第２の電極１０２は、必要に応じアロイ処理することにより、前記２ＤＥＧとのオーム性接触をとっても良い。
【００３０】
次に、第１の電極１０１と第２の電極１０２との間のＡｌＧａＮ層１２上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などの絶縁膜１４を例えば５０ｎｍ堆積する。
【００３１】
そして、絶縁膜１４上における第１の電極１０１と第２の電極１０２との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、第１の電極１０１と第２の電極１０２との間に点在する（島状の）フィールドプレート電極（１７Ａ、１７Ｂ）を形成する。ここで、フィールドプレート電極１７Ａおよび１７Ｂは、底面が矩形の直方体状とする。以上のようにして、図１の半導体装置を製造することができる。
【００３２】
本発明の半導体装置は、特に限定されないが、例えば、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられても良い。例えば、図１の半導体装置は、第１の電極１０１が、アノード電極であり、第２の電極１０２が、カソード電極であり、ダイオードとして用いられてもよい。より具体的には、例えば、第１の電極１０１（アノード電極）が、半導体層にショットキー接触されたショットキーダイオードであっても良い。また、図１では、第１の電極１０１（アノード電極）が、半導体層に直接接触しているが、例えば、第１の電極が、絶縁膜を介して前記半導体層に接合されたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード等であっても良い。また、本発明の半導体装置は、例えば、ｐ−ｎ接合ダイオードであっても良いが、この場合は、半導体層の構成等が、図１およびその説明とは異なる。前記ｐ−ｎダイオードにおいて、前記絶縁膜および前記フィールドプレート電極は、例えば本実施形態と同様で良く、それ以外の部分の構成、形成材料等は、例えば、一般的なｐ−ｎ接合ダイオードに準じることができる。なお、本発明の半導体装置において、前記半導体層の前記第１の電極側から前記第２の電極側へ電荷が流れる場合、前記電荷は、正電荷の場合もあり、負電荷の場合もある。すなわち、本発明の半導体装置において、前記電流の向きは、前記第１の電極側から前記第２の電極側に向かっても良いし、その逆でも良い。ただし、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極である場合は、前記第１の電極から第２の電極側に向かって電流が流れやすく、逆方向には電流が流れにくい。より具体的には、前記第１の電極（アノード電極）側に正電圧を、前記第２の電極（カソード電極）側に負電圧を、それぞれ印加すると、前記アノード電極側から前記カソード電極側に向かって電流が流れ、逆方向に電圧を印加した場合には電流が流れにくい。
【００３３】
また、本発明の半導体装置は、例えば、前記第１の電極が、ゲート電極であり、前記第２の電極が、ドレイン電極であり、さらに、ソース電極を含み、前記ソース電極は、前記半導体層上に配置され、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、電界効果トランジスタとして用いられても良い。電界効果トランジスタである本発明の半導体装置については、実施形態２以降でより具体的に説明する。
【００３４】
［実施形態２］
本発明の第２の実施形態について、図２〜５を参照しながら説明する。
【００３５】
図２に、本実施形態の半導体装置（素子）の構造を模式的に示す。図２（ａ）は平面図、図２（ｂ）は、図２（ａ）の（Ａ−Ａ’）方向に見た断面図、図２（ｃ）は、図２（ａ）の（Ｂ−Ｂ’）方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。本実施形態および以下の各実施形態においては、主に電界効果トランジスタについて説明する。
【００３６】
図２（ｂ）および（ｃ）に示すとおり、このＦＥＴは、基板１０上面に、チャネル層１１およびキャリア供給層１２が、この順序で積層されている。チャネル層１１およびキャリア供給層１２は、前記「半導体層」に相当する。キャリア供給層１２の上面の一端にはソース電極１３１が形成され、キャリア供給層１２の上面の他端にはドレイン電極１３２が形成されている。ドレイン電極１３２は、前記「第２の電極」に相当する。ソース電極１３１およびドレイン電極１３２は、それぞれチャネル層１１とのオーミック接触がとられている。ソース電極１３１およびドレイン電極１３２の間のキャリア層１２上面には、絶縁膜１４が形成されている。絶縁膜１４およびキャリア層１２上部は、ゲート電極１６の形成部位がエッチング等により除去されて、開口部（または開口埋め込み部、リセス部）が形成されている。ゲート絶縁膜１５は、絶縁膜１４および前記リセス部の上面全体に形成されている。前記リセス部においては、ゲート絶縁膜１５が前記リセス部を埋め込むように形成され、キャリア供給層１２上に、ゲート絶縁膜１５を介してゲート電極１６が形成されている。ゲート電極１６は、前記「第１の電極」に相当する。フィールドプレート電極１７Ａおよび１７Ｂは、ゲート絶縁膜１５上面において、ゲート電極１６とドレイン電極１３２との間に点在するように配置されている。前記複数のフィールドプレート電極１７Ａおよび１７Ｂは、ゲート幅方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態である。すなわち、前記各フィールドプレート電極１７Ａおよび１７Ｂは、電流の方向に沿った（ゲート電極に垂直）各切断面（図２（ａ）のＡ−Ａ’面およびＢ−Ｂ’面）で互い違いになるような配置で形成されている。本実施形態では、前記Ａ−Ａ’面におけるフィールドプレート電極の位置は、前記Ｂ−Ｂ’面におけるフィールドプレート電極の位置を、ゲート−ドレイン方向（電流の方向）に半周期だけずらしたものとなっている。図示のように、ゲート−ドレイン方向（電流の方向）において、各フィールドプレート電極の長さをＬｘ、各フィールドプレート電極間の間隔をＧｘとする。また、ゲート幅方向（電流の方向と垂直な方向）において、各フィールドプレート電極の長さをＬｙ、間隔をＧｙとする。ＬｙおよびＧｙは、ゲート−ドレイン間距離（ゲート電極１６とドレイン電極１３２との間の距離）Ｌｇｄと比べて十分小さくしてある。
【００３７】
なお、図２を用いて説明するフィールドプレート電極の形状、長さ、幅、各フィールドプレート電極間の距離等は、好ましい形態の一例である。実施形態１でも述べた通り、本発明における前記複数のフィールドプレート電極は、各フィールドプレート電極の、前記電流の方向と垂直方向の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下である以外は、特に限定されない。
【００３８】
本発明の半導体装置においては、前記フィールドプレート電極により、例えば、前記第１の電極（ＦＥＴの場合はゲート電極）および前記第２の電極（ＦＥＴの場合はドレイン電極）間の電圧印加時における電界集中の緩和効果が得られる。実施形態１でも述べた通り、半導体装置において、前記第１の電極（ＦＥＴの場合はゲート電極）および前記第２の電極（ＦＥＴの場合はドレイン電極）間の電圧印加時における前記フィールドプレート電極の電位は特に制限されない。本発明の半導体装置の使用方法は、前述のように、前記本発明の半導体装置、または、前記本発明の半導体装置の製造方法により製造された半導体装置の、前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする。ただし、前記本発明の半導体装置、および、前記本発明の半導体装置の製造方法により製造された半導体装置は、この使用方法に限定されず、どのように使用しても良い。
【００３９】
図２のＦＥＴの製造（作製）方法は特に限定されないが、例えば以下の通りである。すわなち、まず、（１１１）面珪素（Ｓｉ）基板１０を準備する。次に、その基板１０上面に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＯＣＶＤと略する）法により、アンドープ窒化アルミニウム（ＡｌＮ）層１１１（２００ｎｍ）、アンドープＧａＮ層１１２（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎ層１２（４５ｎｍ）を、前記順序で成長させる。ここで、アンドープＡｌＮ層１１１は核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１１２を格子歪の無い高品質なエピタキシャル結晶とする。アンドープＡｌＮ層１１１とアンドープＧａＮ層１１２は図２におけるチャネル層１１を構成し、ＡｌＧａＮ層１２はキャリア供給層を構成する。前記各エピタキシャル層（層１１１、１１２および１２）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１２とＧａＮチャネル層１１２の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１１２内に２ＤＥＧが生成される。ＡｌＧａＮキャリア供給層１２は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１２の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１２の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１１２はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１２もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１２上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、アロイ処理することにより、ソース電極１３１、ドレイン電極１３２をそれぞれ形成し、前記２ＤＥＧとのオーム性接触をとる。
【００４０】
次に、ソース電極１３１とドレイン電極１３２との間のＡｌＧａＮ層１２上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などの絶縁膜１４を例えば５０ｎｍ堆積する。さらに、ゲート電極形成部位において、前記絶縁膜を、例えば弗化硫黄（ＳＦ６）などの反応性ガスを用いて除去し、開口部を形成する。そして、前記開口部において、例えば、塩化硼素（ＢＣｌ３）などの反応性ガスを用いてＡｌＧａＮ層１２の上部の一部をエッチング除去し、リセス部を形成する。ここで、前記リセス部におけるＡｌＧａＮ電子供給層（キャリア供給層）１２の残し厚さを、極めて薄くすると、前記リセス部の２ＤＥＧが枯渇し、ノーマリオフ型のＦＥＴを構成することができる。前記ＡｌＧａＮ電子供給層１２の残し厚さは特に制限されないが、例えば１０ｎｍ程度以下である。
【００４１】
次に、前記リセス部を埋め込むように、例えば、原子層堆積（ＡＬＤ）法を用いて、酸化アルミニウム（Ａｌ２Ｏ３）等のゲート絶縁膜１５を５０ｎｍ程度堆積する。さらに、ゲート絶縁膜上面に、前記リセス部を埋め込むようにＮｉ／Ａｕなどの金属を蒸着し、リフトオフすることによりゲート電極１６を形成する。なお、ここまでの工程により、ソース−ゲート間およびゲート−ドレイン間には絶縁膜１４とゲート絶縁膜１５の積層膜が形成されるが、ゲート電極１６をマスクとしてゲート絶縁膜１５をエッチング除去しても良い。この場合には、ゲート絶縁膜１５はゲート電極１６の直下にのみ形成され、ソース−ゲート間およびゲート−ドレイン間には絶縁膜１４のみが形成される。
【００４２】
そして、ゲート絶縁膜１５上におけるゲート電極１６とドレイン電極１３２との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、ゲート電極１６とドレイン電極１３２との間に点在する（島状の）フィールドプレート電極（１７Ａ、１７Ｂ）を形成する。ここで、フィールドプレート電極１７Ａおよび１７Ｂは、底面が矩形の直方体状とする。以上のようにして、図２の半導体装置（ＦＥＴ）を製造することができる。
【００４３】
なお、本発明の半導体装置において、前記基板上に形成する前記半導体層は、特に制限されないが、窒化物半導体から形成されていることが好ましい。前記窒化物半導体は、III族窒化物半導体であることがより好ましい。また、前記半導体は、結晶であることが好ましく、より好ましくは単結晶である。
【００４４】
次に、２次元デバイスシミュレーションを用いて、図２のＦＥＴのチャネル内の電界強度分布を予測し、本発明と関連する構造を有するＦＥＴ（参考例）と比較した。図３に、前記シミュレーションに用いたデバイス構造の平面図を示す。図３（ａ）は、本実施形態のＦＥＴである。図３（ｂ）は参考例１のＦＥＴである。図３（ｃ）は、参考例２のＦＥＴである。参考例１および２のＦＥＴは、フィールドプレート電極９７が、電流の方向に垂直にＦＥＴの一端から他端まで伸びた帯状の形状をしている点で、本実施形態のＦＥＴと相違し、これら以外は本実施形態のＦＥＴと同様である。参考例１および２のＦＥＴの上部の一端にはソース電極９３１が形成され、他端にはドレイン電極９３２が形成されている。ソース電極９３１とドレイン電極９３２の間には、ソース電極９３１側にゲート電極９６が、ドレイン電極９３２側にフィールドプレート電極９７が、それぞれ配置されている。参考例１（図３（ｂ））のＦＥＴは、電流の方向に平行な断面図において、断面形状が、図２（ａ）または図３（ａ）（本実施形態のＦＥＴ）のＡ−Ａ’方向に見た断面図（図２（ｂ））と同様になるように、フィールドプレート電極９７が配置されている。参考例２のＦＥＴ（図３（ｃ））は、電流の方向に平行な断面図において、断面形状が、図２（ａ）または図３（ａ）（本実施形態のＦＥＴ）のＢ−Ｂ’方向に見た断面図（図２（ｃ））と同様になるように、フィールドプレート電極９７が配置されている。前記２次元デバイスシミュレーションにおいて、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）、島状フィールドプレート電極のゲート−ドレイン方向の長さ（Ｌｘ＝０．５μｍ）、間隔（Ｇｘ＝１．０μｍ）は、各構造で共通とした。
【００４５】
図４は、前記２次元デバイスシミュレーションにおけるソース−ドレイン間の電界強度分布の計算結果の一例を示すグラフである。図４（ａ）は本実施形態、図４（ｂ）は参考例１、図４（ｃ）は参考例２の計算結果である。図示の通り、参考例によるＦＥＴではフィールドプレート端の電界強度は２ＭＶ／ｃｍ程度であったが、本実施形態によるＦＥＴでは１ＭＶ／ｃｍ程度と、ピーク電界強度が約５０％低減されることが確認された。本実施形態では、フィールドプレート電極がつくる空乏層がゲート−ドレイン方向だけでなくゲート幅方向にも拡がり、隣接するフィールドプレート電極からの空乏層ポテンシャルが重なり合うため、前記電界集中緩和の効果が優れていると考えられる。この観点から、本発明の半導体装置において、前記フィールドプレート電極は、例えば本実施形態のように、前記複数のフィールドプレート電極が、ゲート幅方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態であることが好ましい。ただし、前記電界集中緩和のメカニズムは、推定可能なメカニズムの一例であり、本発明を限定しない。
【００４６】
また、このような電界集中緩和の効果は、前記ＬｙおよびＧｙがＬｇｄ以下である場合に得られる。さらに望ましくは、ＬｙおよびＧｙが１μｍ以下の場合に電界強度低減の効果が顕著になる。これは、島状フィールドプレート電極のつくる空乏層の長さは１μｍ程度で、最大でもＬｇｄ程度の長さまでしか拡がらないことに起因している。以下、図５を参照してこのことを説明する。ただし、図５およびその説明は、理論計算に基づく結果であり、かつ例示であって、本発明を限定しない。
【００４７】
図５は本実施形態のＦＥＴにおけるゲート幅方向の電界強度分布を例示する模式図である。本実施形態のＦＥＴ（図３（ａ））は、参考例１（図３（ｂ））と参考例２（図３（ｃ））をゲート幅方向に交互に配列したものと考えられる。このため、本実施形態のＦＥＴの電界強度分布は、図４（ｂ）のような電界強度分布と図４（ｃ）のような電界強度分布をゲート幅方向に交互に配列したものとなる。したがって、図５に示すとおり、フィールドプレートのゲート幅方向の電極幅Ｌｙおよび電極間隔Ｇｙが、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）と比較して大きい場合（Ｌｙ＝Ｇｙ＝４０μｍ）には、高電界領域と低電界領域がゲート幅方向に交互に発生する。この時の高電界領域の電界強度は約２ＭＶ／ｃｍと高く、電界集中緩和効果は期待できない。一方、ＬｙおよびＧｙが、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）よりも小さい場合（Ｌｙ＝Ｇｙ＝０．１μｍ）には、各フィールドプレート電極のつくる空乏層ポテンシャルの重なり合わせが大きい。このため、図４（ｂ）のような電界強度分布と図４（ｃ）のような電界強度分布の中間的な電界強度分布が実現される。したがって、中間電界領域がゲート幅方向全体にわたって発生すると考えられる。この時の電界強度は約１ＭＶ／ｃｍと、Ｌｙ＝Ｇｙ＝４０μｍの場合より低く、電界集中緩和効果が期待できる。
【００４８】
なお、電界集中緩和の効果は、参考例のＦＥＴまたは従来技術のＦＥＴにおいても、フィールドプレート電極の密度すなわち本数を増やせば得られると考えられる。しかしながら、フィールドプレート電極の本数を２倍にするとフィールドプレート電極の底面積も２倍になるため、ゲート−ドレイン間容量が増加してスイッチング速度が低下する。一方、本実施形態によるＦＥＴ（図３（ａ））は、参考例のＦＥＴ（図３（ｂ）または（ｃ））とフィールドプレート電極の底面積を同等に維持したままでピーク電界強度を低減できる。このため、本実施形態のＦＥＴによれば、スイッチング速度低下を伴わずにオフ耐圧を改善できる。また、ゲート−ドレイン間距離の増加を伴わないので、オン抵抗の増大なしにオフ耐圧を改善できる。
【００４９】
また、前述のシミュレーションによれば、参考例（フィールドプレート電極がライン型）においてフィールドプレート電極の幅Ｌｘが０．５μｍ、フィールドプレート電極の間隔Ｇｘが０．２５μｍである場合に対し、本実施形態（フィールドプレート電極が島状）においては、フィールドプレート電極の幅Ｌｘが０．５μｍ、フィールドプレート電極の間隔Ｇｘが１．０μｍで、同程度の電界集中緩和効果が得られると想定される。ただし、このシミュレーション結果は例示であって、本発明を限定しない。このように、本発明の半導体装置は、フィールドプレート電極がライン型である半導体装置と比較して、前記フィールドプレート電極の周期が比較的大きくても同程度の電界集中緩和効果が得られることにより、製造しやすい（前記フィールドプレート電極を形成しやすい）。前記フィールドプレート電極形成のしやすさの観点からは、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離が、それぞれ０．５μｍ以上となるように前記フィールドプレート電極を形成することが好ましい。より製造しやすいという観点からは、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離は、それぞれ１．０μｍ以上であることが特に好ましい。また、これら電極間距離が、例えば約１．０μｍ程度であると、製造しやすく、かつ、特に優れた電界集中緩和効果が得やすい。ただし、本発明はこれに限定されない。例えば、前記電流の方向と垂直方向における前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離は、それぞれ、０．５μｍ以下でも良い。
【００５０】
［実施形態３］
次に、本発明の第３の実施形態について、図面を参照しながら説明する。
【００５１】
図６に、本実施形態の電界効果トランジスタ（ＦＥＴ）の構造を示す。図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＡ−Ａ’方向に見た断面図である。同図において、２７は島状のフィールドプレート電極である。
【００５２】
本実施形態のＦＥＴにおいては、島状フィールドプレート電極２７は、底面が円形（直径Ｌは例えば０．１〜１μｍ）の円筒状である。これ以外は、本実施形態のＦＥＴは、実施形態１のＦＥＴと同様である。本実施形態において、ゲート幅方向のフィールドプレート電極２７の間隔Ｇｙは、例えば０．１〜１μｍ以下とする。ゲート電極１６とドレイン電極１３２の間隔Ｌｇｄは、例えば１μｍ以上、１００μｍ以下とする。本実施形態のＦＥＴは、フィールドプレート電極２７の、電極長Ｌおよびゲート幅方向の電極間隔Ｇｙがゲート−ドレイン間距離Ｌｇｄと比べて小さいので、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って電界強度低減の効果が得られる。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５３】
［実施形態４］
次に、本発明の第４の実施形態について、図面を参照しながら説明する。
【００５４】
図７に、本実施形態のＦＥＴの構造を示す。図７（ａ）は平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ’方向に見た断面図である。同図において、３７は島状のフィールドプレート電極である。本実施形態においては、フィールドプレート３７の底面径Ｌ（例えば０．１〜１μｍ程度）および間隔Ｇｙ（例えば０．１〜１μｍ程度）が不均一である。これ以外は、本実施形態のＦＥＴは、実施形態２のＦＥＴと同様である。本実施形態において、ゲート電極１６とドレイン電極１３２の間隔Ｌｇｄは、例えば１μｍ以上、１００μｍ以下とする。本実施形態のＦＥＴは、フィールドプレートの電極長Ｌおよび電極間隔Ｇｙがゲート−ドレイン間距離Ｌｇｄと比べて小さいので、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って電界強度低減の効果が得られる。このため、前記各実施形態と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５５】
本発明の半導体装置は、例えば本実施形態で説明したように、前記複数のフィールドプレート電極において、各フィールドプレート電極の寸法が不均一であってもよい。例えば、前記複数のフィールドプレート電極において、ゲート−ドレイン方向（電流の方向）の寸法およびゲート−ドレイン方向（電流の方向）の寸法の少なくとも一方が不均一であっても良い。また、本発明の半導体装置は、例えば本実施形態で説明したように、各フィールドプレート間の距離が不均一であっても良い。例えば、前記複数のフィールドプレート電極において、ゲート幅方向に隣接する各フィールドプレート電極間の距離、および、ゲート幅と垂直方向に隣接する各フィールドプレート電極間の距離の少なくとも一方が不均一であっても良い。
【００５６】
［実施形態５］
次に、本発明の第５の実施形態について、図面を参照しながら説明する。
【００５７】
図８に、本実施形態のＦＥＴの構造を示す。図８（ａ）は斜視図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’方向に見た断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ’方向に見た断面図である。図において、４Ｒは抵抗である。
【００５８】
本実施形態のＦＥＴは、ゲート電極１６、フィールドプレート電極１７Ａおよび１７Ｂ、ならびにドレイン電極１３２が、抵抗４Ｒにより電気的に接続されている。これ以外は、本実施形態のＦＥＴは、実施形態２のＦＥＴと同様である。図示の通り、ゲート−ドレイン方向（電流の方向）に隣接するフィールドプレート電極同士は、抵抗４Ｒおよび導線により接続されている。ゲート幅方向（電流の方向と垂直な方向）に隣接するフィールドプレート電極同士は、抵抗４Ｒを介さずに、導線により接続されている。ゲート電極１６に最も近いフィールドプレート電極は、抵抗４Ｒを介してゲート電極１６に接続されている。ドレイン電極１３２に最も近いフィールドプレート電極は、抵抗４Ｒを介してドレイン電極１３２に接続されている。その結果、ゲート−ドレイン間に電圧を印加することにより、各フィールドプレート電極（１７Ａまたは１７Ｂ）に、ゲート電極からドレイン電極に向かって徐々に電位が変化するような電位勾配を与えることができる。これにより、各フィールドプレート電極端に電界ピークを発生させ、電界集中を段階的に緩和できる。このようにすると、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位がゲート−ドレイン間に印加される電圧と抵抗４Ｒの値により一意的に決まる。このため、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位の浮遊を防止することができ、実施形態２と比較してより安定的に電界集中緩和の効果が得られる。また、本実施形態では、実施形態２と同様、島状フィールドプレートの電極長Ｌｙおよび電極間隔Ｇｙは、ゲート−ドレイン間距離Ｌｇｄと比べて小さくなるように設定されている。これにより、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って、フィールドプレート電極端の電界集中が緩和される。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５９】
なお、本実施形態においては、実施形態２と同様な矩形のフィールドプレート電極を用いて抵抗結合（抵抗接続）した形態を説明したが、実施形態３と同様な円形のフィールドプレート電極、実施形態４と同様な不規則寸法のフィールドプレート電極等を用いても良い。実施形態３および４等の他のフィールドプレート電極の形態においても、本実施形態と同様の抵抗接続によれば、同様に電位の浮遊を防止することができ、より安定的に電界集中緩和の効果が得られる。
【００６０】
［実施形態６］
次に、本発明のさらに別の実施形態について、図面を参照しながら説明する。
【００６１】
図９に、本実施形態のＦＥＴの構造を示す。図９（ａ）は平面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ’方向に見た断面図、図９（ｃ）は、図９（ａ）のＢ−Ｂ’方向に見た断面図である。同図において、５８は、例えばＳｉ３Ｎ４からなる表面保護膜である。５９Ａおよび５９Ｂは、電位が浮遊した島状のフローティング電極で、例えば、Ｔｉ／Ｐｔ／Ａｕにより形成されている。
【００６２】
本実施形態のＦＥＴは、フィールドプレート電極が、キャパシタにより容量結合されていること以外は、実施形態２のＦＥＴと同様である。具体的には、本実施形態のＦＥＴは、フローティング電極５９Ａが、表面保護膜５８を介して、ゲート−ドレイン方向（電流の方向）に隣接するフィールドプレート電極１７Ａ間を接続するように形成されている。これにより、フィールドプレート電極１７Ａ、表面保護膜５８、フローティング電極５９Ａの三者がキャパシタを構成し、ゲート−ドレイン方向に隣接するフィールドプレート電極１７Ａ間が、このキャパシタを介して電気的に接続されている。同様に、ゲート−ドレイン方向に隣接するフィールドプレート電極１７Ｂ間も、同様に、フィールドプレート電極１７Ｂ、表面保護膜５８、フローティング電極５９Ｂの三者からなるキャパシタを介して電気的に接続されている。ゲート電極１６に最も近いフィールドプレート電極は、前記キャパシタを介してゲート電極１６に接続されている。ドレイン電極１３２に最も近いフィールドプレート電極は、前記キャパシタを介してドレイン電極１３２に接続されている。その結果、本実施形態のＦＥＴは、各フィールドプレート電極（１７Ａ、１７Ｂ）に、ゲート電極からドレイン電極に向かって徐々に電位が変化するような電位勾配を与えることができる。これにより、各フィールドプレート電極端に電界ピークを発生させ、電界集中を段階的に緩和できる。このようにすると、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位が、ゲート−ドレイン間に印加される電圧と各フィールドプレート間に形成されたキャパシタの容量値により一意的に決まる。このため、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位の浮遊を防止することができ、実施形態２と比較してより安定的に電界集中緩和の効果が得られる。また、本実施形態では、実施形態２と同様、島状フィールドプレートの電極長Ｌｙおよび電極間隔Ｇｙは、ゲート−ドレイン間距離Ｌｇｄと比べて小さくなるように設定されている。これにより、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って、フィールドプレート電極端の電界集中が緩和される。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００６３】
なお、本実施形態においては、実施形態２と同様な矩形のフィールドプレート電極を用いて容量結合した形態を説明したが、実施形態３と同様な円形のフィールドプレート電極、実施形態４と同様な不規則寸法のフィールドプレート電極等を用いても良い。実施形態３および４等の他のフィールドプレート電極の形態においても、本実施形態と同様の容量結合によれば、同様に電位の浮遊を防止することができ、より安定的に電界集中緩和の効果が得られる。
【００６４】
このように、本発明の半導体装置は、さらに、接続手段を含み、前記接続手段は、前記ゲート電極と前記フィールドプレート電極と前記ドレイン電極とを電気的に接続し、前記半導体装置は、前記ゲート電極および前記ドレイン電極間の電圧印加時において、前記ゲート電極、前記フィールドプレート電極および前記ドレイン電極に、前記ゲート電極側から前記ドレイン電極側に向かって電位勾配を形成可能であることが好ましい。このようにすれば、例えば実施形態５および６で説明したように、前記フィールドプレート電極の電位の浮遊を防止でき、より安定的に電界集中緩和の効果が得られる。前記接続手段は、例えば、実施形態５のように抵抗でも良いし、実施形態６のようにキャパシタでも良い。
【００６５】
以上、本発明を各実施形態に即して説明したが、前述の通り、前記各実施形態は例示であり、種々の変更が可能である。
【００６６】
例えば、前記各実施形態においては、基板としてＳｉを用いたが、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）など、他の基板であっても良い。
【００６７】
前記各実施形態において、前記基板上に形成する前記半導体層は、III族窒化物半導体を用いたが、前述のとおり、これには限定されない。前記半導体は、例えば、Ｓｉ、ＳｉＣ等であっても良い。
【００６８】
また、前記各実施形態では、チャネル層材料としてＧａＮを用いたが、窒化インジウムガリウム（ＩｎＧａＮ）、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良いし、Ｓｉ、ＳｉＣ等を用いても良い。
【００６９】
また、前記各実施形態では、キャリア供給層材料としてＡｌＧａＮを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記III族窒化物半導体は、例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＮなどであっても良い。
【００７０】
また、前記各実施形態では、チャネル層とキャリア供給層とのヘテロ接合構造を用いたが、キャリア供給層を設けなくても良い。この場合には、前記チャネル層を、例えば、ｎ型のＧａＮ等のIII族窒化物半導体、若しくは、ｎ型のＳｉ、ＳｉＣ等によって構成すれば良い。
【００７１】
前記各実施形態では、ゲート絶縁膜としてはＡｌ２Ｏ３を用いたが、酸化珪素（ＳｉＯ２）、Ｓｉ３Ｎ４など他の絶縁体を用いても良い。
【００７２】
実施形態２〜６では、デバイス構造としてゲート絶縁膜を有する金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を用いた。すなわち、前記各実施形態では、前記ゲート電極が、前記ゲート絶縁膜を介して前記半導体層上に形成されている。しかしながら、本発明では、ゲート絶縁膜を有しない高電子移動度トランジスタ（ＨＥＭＴ）構造や金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）構造を採用しても良い。すなわち、本発明の半導体装置では、前記半導体層上面に前記ゲート電極が直接接触していても良い。また、本発明では、電子供給層上にチャネル層を有する逆ＨＥＭＴ構造を採用しても良い。本発明の半導体装置は、前記半導体層とゲート電極の間にｐ型半導体層を挟んだジャンクション型のゲートを採用しても良い。また、本発明の半導体装置は、例えば、実施形態１で説明したショットキー（ＭＥＳ、Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＩＳダイオード等であっても良い。前述のように、実施形態１において、前記フィールドプレート電極の形状、長さ、幅、各フィールドプレート電極間の距離等を、例えば実施形態２〜６と同様の形態に代えても良い。また、各フィールドプレート電極を、例えば実施形態５または６のように、抵抗、キャパシタ等で接続しても良い。
【００７３】
前記各実施形態では、絶縁膜としてＳｉ３Ｎ４を用いたが、Ａｌ２Ｏ３、ＳｉＯ２など他の絶縁体を用いても良い。
【００７４】
前記第１の電極、前記第２の電極、および前記ソース電極等の形成材料は、特に限定されない。例えば、前記各実施形態では、ソース電極、ドレイン電極、カソード電極の材料としてＴｉ／Ａｌ／Ｎｉ／Ａｕを用いたが、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕ、Ｔｉ／Ａｌなど他の材料を用いても良い。
【００７５】
また、前記各実施形態では、ゲート電極およびアノード電極の材料としてＮｉ／Ａｕを用いたが、Ｔｉ／Ｐｔ／Ａｕ、パラディウム（Ｐｄ）／Ａｕなど他の材料を用いても良い。さらに、前記各実施形態では、前記第１の電極、前記第２の電極、および前記ソース電極の形状は、底面が矩形の直方体状としたが、これには限定されない。例えば、前記第１の電極および前記第２の電極の形状が、それぞれ底面が半円形の半円板形状であり、前記半円形の直線部分が対向していても良い。
【００７６】
前記各実施形態では、フィールドプレート電極の材料としてＴｉ／Ｐｔ／Ａｕを用いたが、Ｎｉ／Ａｕ、Ｐｄ／Ａｕなど他の材料を用いても良い。また、フィールドプレート電極の底面形状は矩形または円形としたが、三角形や他の多角形であっても良い。
【００７７】
以上、説明したように、本発明の半導体装置によれば、スイッチング速度の低下やオン抵抗の増大を抑制し、フィールドプレート電極端における電界集中を緩和することができる。本発明の半導体装置は、オフ耐圧を高く、オン抵抗を低くできるため、例えば、スイッチング電源、インバータ回路などの電子装置の省エネルギー化に寄与するパワー半導体素子として用いることができる。前述の通り、本発明の電子装置は、本発明の半導体装置を含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。
【符号の説明】
【００７８】
１０，９０ 基板
１１，９１ チャネル層
１２，９２ キャリア供給層
１０１ 第１の電極
１０２ 第２の電極
１３１，９３１ ソース電極
１３２，９３２ ドレイン電極（第２の電極）
１４，５８，９４ 絶縁膜
１５ ゲート絶縁膜
１６，９６ ゲート電極（第１の電極）
１７Ａ，１７Ｂ，２７，３７，９７ フィールドプレート電極
４Ｒ 抵抗
５９Ａ，５９Ｂ フローティング電極
【技術分野】
【０００１】
本発明は、半導体装置、電子装置、半導体装置の製造方法および使用方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ、ダイオード等の半導体装置は、各種電子装置に広く用いられ、種々の観点から研究開発がなされている。例えば、電界効果トランジスタについては、フィールドプレート電極を用いて電界集中の緩和、高耐圧化等を試みる研究がなされている（特許文献１〜３等）。
【０００３】
図１０に、特許文献１に記載の電界効果トランジスタ（ＦＥＴ）の構造を模式的に示す。図１０（ａ）は平面図、図１０（ｂ）は断面図である。同図において、９０は基板、９１はアンドープ窒化ガリウム（ＧａＮ）からなるチャネル層、９２はｎ型窒化アルミニウムガリウム（ＡｌＧａＮ）からなる電子供給層である。基板面に対する結晶成長方向は［０００１］に平行である。図示の通り、基板９０上には、チャネル層９１および電子供給層９２がこの順序で積層されている。チャネル層９１内の電子供給層９２との界面近傍には二次元電子ガス（２ＤＥＧ）が生成されている。電子供給層９２上には、ソース電極９３１とドレイン電極９３２が形成され２ＤＥＧとのオーミック接触がとられている。電子供給層９２上にはゲート電極９６が形成され、電子供給層９２およびゲート電極９６を覆うように窒化珪素（Ｓｉ３Ｎ４）からなる絶縁膜９４が形成されている。絶縁膜９４上のゲート電極９６とドレイン電極９３２の間には電位が浮遊したフィールドプレート電極９７が複数個形成されている。
【０００４】
一方、特許文献２には、複数のフィールドプレート電極間を抵抗で接続してゲートからドレインに向かう電位勾配を与えたＦＥＴが報告されている。同様に、特許文献３には、複数のフィールドプレート電極間をキャパシタで接続してゲートからドレインに向かう電位勾配を与えたＦＥＴも提案されている。これらのＦＥＴにおいては、各フィールドプレート電極の電位が固定されるため、電界集中緩和の効果がより安定して得られる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１８０１４３公報
【特許文献２】特開２００６−３５１７５３公報
【特許文献３】特開２００５−２０９９８３公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図１１に、フィールドプレート電極を設けたＦＥＴにおけるソース−ドレイン間の電界強度分布について、計算結果の一例を示す。同図は、前記特許文献１記載のＦＥＴをモデルとした計算結果の一例である。図示の通り、このＦＥＴでは、フィールドプレート電極９７がＡｌＧａＮ層９２内に空乏層を形成するため、フィールドプレート電極９７のドレイン端に電界強度のピークが発生する。このため、フィールドプレート電極が無い場合と比べると、ゲート電極９６のドレイン端の電界集中が緩和される。しかしながら、このフィールドプレート端の電界強度はドレイン電圧の増加と共に顕著になるため、フィールドプレート端での電界集中によりデバイスが破壊に至るおそれがある。
【０００７】
前記フィールドプレート端での電界強度を低下させるためには、フィールドプレート電極の密度すなわち本数を増やして電界集中箇所を分散させるのが効果的である。しかしながら、この場合は、ゲート−ドレイン間容量が増えてスイッチング速度が低下するという問題がある。また、フィールドプレート電極の本数は同じにして、ゲート−ドレイン間距離を増加しても電界強度の低下は可能である。しかしながら、この場合は、ドレイン抵抗が増大し、それに伴いオン抵抗も増大するという問題がある。
【０００８】
そこで、本発明は、スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明の半導体装置は、
基板と、半導体層と、第１の電極と、第２の電極と、フィールドプレート電極と、絶縁膜とを含み、
前記半導体層は、前記基板上に形成され、
前記第１の電極、前記第２の電極および前記絶縁膜は、それぞれ、前記半導体層上に形成され、
前記絶縁膜は、前記第１の電極と前記第２の電極との間に配置され、
前記第１の電極と前記第２の電極は、前記半導体層を介して電気的に接続されており、
前記フィールドプレート電極は、複数であり、かつ、前記絶縁膜上に、前記第１の電極と前記第２の電極との間に点在するように配置されており、
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下であることを特徴とする。
【００１０】
また、本発明の電子装置は、前記本発明の半導体装置を含むことを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、
基板を準備する基板準備工程と、
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１の電極および第２の電極を形成する電極形成工程と、
前記半導体層上に、前記第１の電極と前記第２の電極との間に配置されるように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にフィールドプレート電極を形成するフィールドプレート電極形成工程とを含み、
前記フィールドプレート電極形成工程において、複数の前記フィールドプレート電極が前記第１の電極と前記第２の電極との間に点在し、かつ、前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下となるように前記フィールドプレート電極を形成することを特徴とする。
【００１２】
さらに、本発明の半導体装置の使用方法は、前記本発明の半導体装置、または、前記本発明の半導体装置の製造方法により製造された半導体装置の、前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、スイッチング速度の低下やオン抵抗の増大を抑制しつつ、オフ耐圧を改善可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図２】本発明の第２の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図３】本発明の第２の実施形態において、電界強度シミュレーションに用いた半導体装置の構造を模式的に示す平面図である。
【図４】図３の半導体装置におけるソース−ドレイン間の電界強度分布のシミュレーション結果を例示するグラフである。
【図５】本発明の第２の実施形態の半導体装置における、ゲート幅方向の電界強度分布を模式的に例示するグラフである。
【図６】本発明の第３の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図７】本発明の第４の一実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図８】本発明の第５の一実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は斜視図、（ｂ）および（ｃ）は断面図である。
【図９】本発明の第６の実施形態における半導体装置の構造を模式的に示す図であり、（ａ）は平面図、（ｂ）および（ｃ）は断面図である。
【図１０】特許文献１に記載されている電界効果トランジスタの構造を模式的に示す図であり、（ａ）は平面図、（ｂ）は断面図である。
【図１１】特許文献１に記載されている電界効果トランジスタにおける電界強度分布のシミュレーション結果を例示するグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明について、さらに具体的に説明する。
【００１６】
本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。電極が半導体層と接合している状態とは、例えば、ソース電極、ドレイン電極もしくはゲート電極が半導体層に直接接触している状態、または、ゲート電極がゲート絶縁膜を介して半導体層とつなぎ合わされた状態等がある。また、「オーミック接触」または「ショットキー接触」という場合は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良い。例えば、電極と半導体層とがオーミック接触またはショットキー接触している状態とは、前記電極と前記半導体層とが、直接接触した状態でも良いし、他の半導体層等を介してつなぎ合わされた状態でも良い。また、本発明において「電気的に接続」とは、電気的に何らかの相互作用が可能な状態であれば良い。より具体的には、「電気的に接続」は、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でも良く、通電可能な状態でも良いし、絶縁膜等を介して電気的な相互作用が可能な状態でも良い。前記第１の電極と前記第２の電極が、前記半導体層を介して電気的に接続されている状態は、例えば、前記第１の電極と第２の電極のそれぞれが、前記半導体層と直接接触している状態、または、前記第１の電極と第２の電極の一方が前記半導体層と直接接触し、他方がゲート絶縁膜を介して前記半導体層とつなぎ合わされた状態等がある。
【００１７】
また、本発明において、Ｘという構成要素とＹという構成要素が存在する場合、ＸとＹの位置関係は、以下の通りとする。まず、「Ｘの上にＹ」は、特に断らない限り、Ｘの上面にＹが直接接触している状態でも良いし、Ｘの上面とＹとの間に他の構成要素等が存在し、Ｘの上面とＹとが直接接触していない状態でも良い。同様に、「Ｘの下にＹ」は、特に断らない限り、Ｘの下面にＹが直接接触している状態でも良いし、Ｘの下面とＹとの間に他の構成要素等が存在し、Ｘの下面とＹとが直接接触していない状態でも良い。また、「Ｘの上面にＹ」は、Ｘの上面にＹが直接接触している状態を指す。同様に、「Ｘの下面にＹ」は、Ｘの下面にＹが直接接触している状態を指す。「Ｘの片面側にＹ」は、特に断らない限り、Ｘの片面側にＹが直接接触している状態でも良いし、Ｘの片面側とＹとの間に他の構成要素等が存在し、Ｘの片面側とＹとが直接接触していない状態でも良い。「Ｘの両面側にＹ」も、同様とする。「Ｘの片面にＹ」は、Ｘの片面にＹが直接接触している状態を指す。「Ｘの両面にＹ」も、同様とする。
【００１８】
また、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば、ＡｌｘＧａ１−ｘＮの組成で表される半導体層において、ｘの数値を「Ａｌ組成比」という。また、本発明において、一つの半導体層と他の半導体層との組成を比較する場合、導電性を発現させるための不純物（ドーパント）は、半導体層を構成する元素として考慮しないものとする。例えば、ｐ型ＧａＮ層とｎ型ＧａＮ層とは、不純物（ドーパント）が異なるが、組成は同一であるものとする。また、例えば、ｎ型ＧａＮ層と、不純物濃度がさらに高いｎ＋ＧａＮ層とがあった場合、それらの組成は同一であるものとする。また、本発明において、「距離」は、特に断らない限り、最短距離をいう。例えば、「前記第１の電極と前記第２の電極との間の距離」は、前記第１の電極と前記第２の電極とを結ぶ最短の線分の長さ、すなわち、前記第１の電極と前記第２の電極との間の最短距離をいう。
【００１９】
以下、本発明の実施形態について、図面に基づいて説明する。ただし、以下の実施形態は例示であり、本発明を限定しない。各図面において、同様な構成要素には同様の符号を付し、重複する部分は適宜説明を省略する場合がある。各図面は例示的な模式図であり、各部の寸法比等は実物とは異なる場合がある。
【００２０】
［実施形態１］
本発明の第１の実施形態について、図１を参照しながら説明する。
【００２１】
図１に、本実施形態の半導体装置（素子）の構造を模式的に例示する。図１（ａ）は平面図、図１（ｂ）は、図１（ａ）の（Ａ−Ａ’）方向に見た断面図、図１（ｃ）は、図１（ａ）の（Ｂ−Ｂ’）方向に見た断面図である。
【００２２】
図１（ｂ）および（ｃ）に示すとおり、この半導体装置は、基板１０と、半導体層１１および１２と、第１の電極１０１と、第２の電極１０２と、フィールドプレート電極１７Ａおよび１７Ｂと、絶縁膜１４とを含む。半導体層１１および１２は、基板１０上に形成されている。第１の電極１０１、第２の電極１０２および絶縁膜１４は、それぞれ、前記半導体層上に形成されている。絶縁膜１４は、第１の電極１０１と第２の電極１０２との間に配置されている。前記フィールドプレート電極１７Ａおよび１７Ｂは、複数であり、かつ、絶縁膜１４上に、第１の電極１０１と第２の電極１０２との間に点在するように配置されている。第１の電極１０１および第２の電極１０２は、前記半導体層を介して電気的に接続されている。前記複数のフィールドプレート電極１７Ａおよび１７Ｂにおいて、各フィールドプレート電極の、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の長さＬｙ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離Ｇｙは、それぞれ、第１の電極１０１と第２の電極１０２との間の距離Ｌｇｄ以下である。
【００２３】
図１の半導体装置において、前記半導体層の構成、前記第１の電極および前記第２の電極の配置は、以下のとおりである。ただし、本発明は、これらに限定されない。すなわち、図１では、基板１０上面に、チャネル層１１およびキャリア供給層１２が、この順序で積層されている。チャネル層１１およびキャリア供給層１２は、前記「半導体層」に相当する。キャリア供給層１２の上面の一端には第１の電極１０１が形成され、キャリア供給層１２の上面の他端には第２の電極１０２が形成されている。第１の電極１０１はチャネル層１１とのショットキー接触がとられ、第２の電極１０２は、チャネル層１１とのオーミック接触がとられている。
【００２４】
フィールドプレート電極１７Ａおよび１７Ｂの形状、長さ、幅、各フィールドプレート電極間の距離等は、図１に示した具体的な形態には限定されない。これらは、例えば、後述の実施形態２〜６と同様であっても良い。
【００２５】
本発明の半導体装置においては、前記フィールドプレート電極により、例えば、前記第１の電極および前記第２の電極間の電圧印加時における電界集中の緩和効果が得られる。なお、本発明の半導体装置において、前記第１の電極および前記第２の電極間の電圧印加時における前記フィールドプレート電極の電位は特に制限されない。なお、以下において、前記フィールドプレート電極が、前記第１の電極と前記第２の電極との間に点在するように配置されていることを、島状に配置されているということがある。また、前記フィールドプレート電極を、島状フィールドプレート電極ということがある。
【００２６】
本発明の半導体装置は、どのような製造方法により製造しても良いが、前述した本発明の製造方法により製造することが好ましい。各工程における条件等は、例えば、一般的な半導体装置の製造方法等を参考にして適宜設定できる。
【００２７】
前記フィールドプレート電極の形成は、例えば、光学露光とリフトオフ処理を用いて行うことができる。より具体的には、例えば、前記フィールドプレート電極形成工程において、前記絶縁膜上にレジストを形成し、前記フィールドプレート電極形成予定部位に形成された前記レジストを光学露光および現像により除去して前記フィールドプレート電極のパターンを形成し、前記フィールドプレート電極のパターン上に前記フィールドプレート電極の材料を、例えば、蒸着等により形成し、前記レジストおよびその上に形成された前記フィールドプレート電極材料をリフトオフ処理により除去する。なお、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００２８】
また、前記フィールドプレート電極の形成は、例えば、スパッタ法、光学露光およびイオンミリングを用いて行うこともできる。より具体的には、例えば、前記フィールドプレート電極形成工程において、前記絶縁膜上に、スパッタ法により前記フィールドプレート電極の材料を形成し、前記フィールドプレート電極材料上にレジストを形成し、前記フィールドプレート電極形成予定部位以外に形成された前記レジストを光学露光および現像により除去し、前記レジストで覆われていない部位の前記フィールドプレート電極材料をイオンミリングにより除去し、さらに前記レジストを除去する。なお、前記フィールドプレート電極材料の形成方法は、前記スパッタ法に代えて、他の任意の方法を用いても良い。前記フィールドプレート電極材料の除去方法は、前記イオンミリングに代えて、他の任意の方法を用いても良い。また、前記光学露光に代えて、電子ビーム露光等の、他の任意の露光方法を用いても良い。ただし、さほど微細なパターン加工が必要でなければ、光学露光が簡便で好ましい。
【００２９】
図１の半導体装置の製造（作製）方法は特に限定されないが、例えば以下の通りである。すわなち、まず、（１１１）面珪素（Ｓｉ）基板１０を準備する。次に、その基板１０上面に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＯＣＶＤと略する）法により、アンドープ窒化アルミニウム（ＡｌＮ）層１１１（２００ｎｍ）、アンドープＧａＮ層１１２（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎ層１２（４５ｎｍ）を、前記順序で成長させる。ここで、アンドープＡｌＮ層１１１は核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１１２を格子歪の無い高品質なエピタキシャル結晶とする。アンドープＡｌＮ層１１１とアンドープＧａＮ層１１２は図１におけるチャネル層１１を構成し、ＡｌＧａＮ層１２はキャリア供給層を構成する。前記各エピタキシャル層（層１１１、１１２および１２）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１２とＧａＮチャネル層１１２の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１１２内に２ＤＥＧが生成される。ＡｌＧａＮキャリア供給層１２は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１２の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１２の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１１２はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１２もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１２上に、例えば、Ｎｉ／Ａｕなどの金属を蒸着し、第１の電極１０１を形成する。一方、ＡｌＧａＮ層１２上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、第２の電極１０２を形成する。第２の電極１０２は、必要に応じアロイ処理することにより、前記２ＤＥＧとのオーム性接触をとっても良い。
【００３０】
次に、第１の電極１０１と第２の電極１０２との間のＡｌＧａＮ層１２上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などの絶縁膜１４を例えば５０ｎｍ堆積する。
【００３１】
そして、絶縁膜１４上における第１の電極１０１と第２の電極１０２との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、第１の電極１０１と第２の電極１０２との間に点在する（島状の）フィールドプレート電極（１７Ａ、１７Ｂ）を形成する。ここで、フィールドプレート電極１７Ａおよび１７Ｂは、底面が矩形の直方体状とする。以上のようにして、図１の半導体装置を製造することができる。
【００３２】
本発明の半導体装置は、特に限定されないが、例えば、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられても良い。例えば、図１の半導体装置は、第１の電極１０１が、アノード電極であり、第２の電極１０２が、カソード電極であり、ダイオードとして用いられてもよい。より具体的には、例えば、第１の電極１０１（アノード電極）が、半導体層にショットキー接触されたショットキーダイオードであっても良い。また、図１では、第１の電極１０１（アノード電極）が、半導体層に直接接触しているが、例えば、第１の電極が、絶縁膜を介して前記半導体層に接合されたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード等であっても良い。また、本発明の半導体装置は、例えば、ｐ−ｎ接合ダイオードであっても良いが、この場合は、半導体層の構成等が、図１およびその説明とは異なる。前記ｐ−ｎダイオードにおいて、前記絶縁膜および前記フィールドプレート電極は、例えば本実施形態と同様で良く、それ以外の部分の構成、形成材料等は、例えば、一般的なｐ−ｎ接合ダイオードに準じることができる。なお、本発明の半導体装置において、前記半導体層の前記第１の電極側から前記第２の電極側へ電荷が流れる場合、前記電荷は、正電荷の場合もあり、負電荷の場合もある。すなわち、本発明の半導体装置において、前記電流の向きは、前記第１の電極側から前記第２の電極側に向かっても良いし、その逆でも良い。ただし、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極である場合は、前記第１の電極から第２の電極側に向かって電流が流れやすく、逆方向には電流が流れにくい。より具体的には、前記第１の電極（アノード電極）側に正電圧を、前記第２の電極（カソード電極）側に負電圧を、それぞれ印加すると、前記アノード電極側から前記カソード電極側に向かって電流が流れ、逆方向に電圧を印加した場合には電流が流れにくい。
【００３３】
また、本発明の半導体装置は、例えば、前記第１の電極が、ゲート電極であり、前記第２の電極が、ドレイン電極であり、さらに、ソース電極を含み、前記ソース電極は、前記半導体層上に配置され、前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、電界効果トランジスタとして用いられても良い。電界効果トランジスタである本発明の半導体装置については、実施形態２以降でより具体的に説明する。
【００３４】
［実施形態２］
本発明の第２の実施形態について、図２〜５を参照しながら説明する。
【００３５】
図２に、本実施形態の半導体装置（素子）の構造を模式的に示す。図２（ａ）は平面図、図２（ｂ）は、図２（ａ）の（Ａ−Ａ’）方向に見た断面図、図２（ｃ）は、図２（ａ）の（Ｂ−Ｂ’）方向に見た断面図である。なお、この半導体装置は、電界効果トランジスタ（ＦＥＴ）である。本実施形態および以下の各実施形態においては、主に電界効果トランジスタについて説明する。
【００３６】
図２（ｂ）および（ｃ）に示すとおり、このＦＥＴは、基板１０上面に、チャネル層１１およびキャリア供給層１２が、この順序で積層されている。チャネル層１１およびキャリア供給層１２は、前記「半導体層」に相当する。キャリア供給層１２の上面の一端にはソース電極１３１が形成され、キャリア供給層１２の上面の他端にはドレイン電極１３２が形成されている。ドレイン電極１３２は、前記「第２の電極」に相当する。ソース電極１３１およびドレイン電極１３２は、それぞれチャネル層１１とのオーミック接触がとられている。ソース電極１３１およびドレイン電極１３２の間のキャリア層１２上面には、絶縁膜１４が形成されている。絶縁膜１４およびキャリア層１２上部は、ゲート電極１６の形成部位がエッチング等により除去されて、開口部（または開口埋め込み部、リセス部）が形成されている。ゲート絶縁膜１５は、絶縁膜１４および前記リセス部の上面全体に形成されている。前記リセス部においては、ゲート絶縁膜１５が前記リセス部を埋め込むように形成され、キャリア供給層１２上に、ゲート絶縁膜１５を介してゲート電極１６が形成されている。ゲート電極１６は、前記「第１の電極」に相当する。フィールドプレート電極１７Ａおよび１７Ｂは、ゲート絶縁膜１５上面において、ゲート電極１６とドレイン電極１３２との間に点在するように配置されている。前記複数のフィールドプレート電極１７Ａおよび１７Ｂは、ゲート幅方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態である。すなわち、前記各フィールドプレート電極１７Ａおよび１７Ｂは、電流の方向に沿った（ゲート電極に垂直）各切断面（図２（ａ）のＡ−Ａ’面およびＢ−Ｂ’面）で互い違いになるような配置で形成されている。本実施形態では、前記Ａ−Ａ’面におけるフィールドプレート電極の位置は、前記Ｂ−Ｂ’面におけるフィールドプレート電極の位置を、ゲート−ドレイン方向（電流の方向）に半周期だけずらしたものとなっている。図示のように、ゲート−ドレイン方向（電流の方向）において、各フィールドプレート電極の長さをＬｘ、各フィールドプレート電極間の間隔をＧｘとする。また、ゲート幅方向（電流の方向と垂直な方向）において、各フィールドプレート電極の長さをＬｙ、間隔をＧｙとする。ＬｙおよびＧｙは、ゲート−ドレイン間距離（ゲート電極１６とドレイン電極１３２との間の距離）Ｌｇｄと比べて十分小さくしてある。
【００３７】
なお、図２を用いて説明するフィールドプレート電極の形状、長さ、幅、各フィールドプレート電極間の距離等は、好ましい形態の一例である。実施形態１でも述べた通り、本発明における前記複数のフィールドプレート電極は、各フィールドプレート電極の、前記電流の方向と垂直方向の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下である以外は、特に限定されない。
【００３８】
本発明の半導体装置においては、前記フィールドプレート電極により、例えば、前記第１の電極（ＦＥＴの場合はゲート電極）および前記第２の電極（ＦＥＴの場合はドレイン電極）間の電圧印加時における電界集中の緩和効果が得られる。実施形態１でも述べた通り、半導体装置において、前記第１の電極（ＦＥＴの場合はゲート電極）および前記第２の電極（ＦＥＴの場合はドレイン電極）間の電圧印加時における前記フィールドプレート電極の電位は特に制限されない。本発明の半導体装置の使用方法は、前述のように、前記本発明の半導体装置、または、前記本発明の半導体装置の製造方法により製造された半導体装置の、前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする。ただし、前記本発明の半導体装置、および、前記本発明の半導体装置の製造方法により製造された半導体装置は、この使用方法に限定されず、どのように使用しても良い。
【００３９】
図２のＦＥＴの製造（作製）方法は特に限定されないが、例えば以下の通りである。すわなち、まず、（１１１）面珪素（Ｓｉ）基板１０を準備する。次に、その基板１０上面に、例えば有機金属気相成長（Ｍｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ： ＭＯＣＶＤと略する）法により、アンドープ窒化アルミニウム（ＡｌＮ）層１１１（２００ｎｍ）、アンドープＧａＮ層１１２（１μｍ）、およびアンドープＡｌ０．１５Ｇａ０．８５Ｎ層１２（４５ｎｍ）を、前記順序で成長させる。ここで、アンドープＡｌＮ層１１１は核生成層であり、ＳｉとＧａＮの格子定数差に起因する歪エネルギーを転位発生により開放してＧａＮ層１１２を格子歪の無い高品質なエピタキシャル結晶とする。アンドープＡｌＮ層１１１とアンドープＧａＮ層１１２は図２におけるチャネル層１１を構成し、ＡｌＧａＮ層１２はキャリア供給層を構成する。前記各エピタキシャル層（層１１１、１１２および１２）の結晶成長は、［０００１］方向に平行のＧａ面成長とする。この場合、ＡｌＧａＮキャリア供給層１２とＧａＮチャネル層１１２の界面には、自発性分極効果及びピエゾ分極効果に伴って面密度として８×１０１２ｃｍ−２の正の電荷が形成される。それに伴い、ＧａＮチャネル層１１２内に２ＤＥＧが生成される。ＡｌＧａＮキャリア供給層１２は転位発生の臨界膜厚より薄く、歪格子層となっている。ＡｌＧａＮキャリア供給層１２の組成は、ＡｌｘＧａ１−ｘＮと表すことができる。Ａｌ組成比ｘは特に制限されないが、転位発生を抑制し、良好な結晶品質を得る観点から、０＜ｘ＜０．４とするのが好ましい。本実施形態の場合、例えば、ｘ＝０．１５とし、ＡｌＧａＮ層１２の厚さを１００ｎｍ以下とすれば転位発生の臨界膜厚以内となる。また、ＧａＮチャネル層１１２はアンドープとしたが、活性化不純物の濃度として１×１０１７ｃｍ−３程度以下のｐ型もしくはｎ型層であっても良い。ＡｌＧａＮキャリア供給層１２もアンドープとしたが、ｐ型もしくはｎ型層であっても良い。さらに、ＡｌＧａＮ層１２上に、例えば、チタン（Ｔｉ）／アルミニウム（Ａｌ）／ニッケル（Ｎｉ）／金（Ａｕ）などの金属を蒸着し、アロイ処理することにより、ソース電極１３１、ドレイン電極１３２をそれぞれ形成し、前記２ＤＥＧとのオーム性接触をとる。
【００４０】
次に、ソース電極１３１とドレイン電極１３２との間のＡｌＧａＮ層１２上面に、例えば、プラズマ励起気相成長（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤと略する）を用いて、Ｓｉ３Ｎ４などの絶縁膜１４を例えば５０ｎｍ堆積する。さらに、ゲート電極形成部位において、前記絶縁膜を、例えば弗化硫黄（ＳＦ６）などの反応性ガスを用いて除去し、開口部を形成する。そして、前記開口部において、例えば、塩化硼素（ＢＣｌ３）などの反応性ガスを用いてＡｌＧａＮ層１２の上部の一部をエッチング除去し、リセス部を形成する。ここで、前記リセス部におけるＡｌＧａＮ電子供給層（キャリア供給層）１２の残し厚さを、極めて薄くすると、前記リセス部の２ＤＥＧが枯渇し、ノーマリオフ型のＦＥＴを構成することができる。前記ＡｌＧａＮ電子供給層１２の残し厚さは特に制限されないが、例えば１０ｎｍ程度以下である。
【００４１】
次に、前記リセス部を埋め込むように、例えば、原子層堆積（ＡＬＤ）法を用いて、酸化アルミニウム（Ａｌ２Ｏ３）等のゲート絶縁膜１５を５０ｎｍ程度堆積する。さらに、ゲート絶縁膜上面に、前記リセス部を埋め込むようにＮｉ／Ａｕなどの金属を蒸着し、リフトオフすることによりゲート電極１６を形成する。なお、ここまでの工程により、ソース−ゲート間およびゲート−ドレイン間には絶縁膜１４とゲート絶縁膜１５の積層膜が形成されるが、ゲート電極１６をマスクとしてゲート絶縁膜１５をエッチング除去しても良い。この場合には、ゲート絶縁膜１５はゲート電極１６の直下にのみ形成され、ソース−ゲート間およびゲート−ドレイン間には絶縁膜１４のみが形成される。
【００４２】
そして、ゲート絶縁膜１５上におけるゲート電極１６とドレイン電極１３２との間に、Ｔｉ／白金（Ｐｔ）／Ａｕなどの金属を蒸着し、リフトオフする。これにより、ゲート電極１６とドレイン電極１３２との間に点在する（島状の）フィールドプレート電極（１７Ａ、１７Ｂ）を形成する。ここで、フィールドプレート電極１７Ａおよび１７Ｂは、底面が矩形の直方体状とする。以上のようにして、図２の半導体装置（ＦＥＴ）を製造することができる。
【００４３】
なお、本発明の半導体装置において、前記基板上に形成する前記半導体層は、特に制限されないが、窒化物半導体から形成されていることが好ましい。前記窒化物半導体は、III族窒化物半導体であることがより好ましい。また、前記半導体は、結晶であることが好ましく、より好ましくは単結晶である。
【００４４】
次に、２次元デバイスシミュレーションを用いて、図２のＦＥＴのチャネル内の電界強度分布を予測し、本発明と関連する構造を有するＦＥＴ（参考例）と比較した。図３に、前記シミュレーションに用いたデバイス構造の平面図を示す。図３（ａ）は、本実施形態のＦＥＴである。図３（ｂ）は参考例１のＦＥＴである。図３（ｃ）は、参考例２のＦＥＴである。参考例１および２のＦＥＴは、フィールドプレート電極９７が、電流の方向に垂直にＦＥＴの一端から他端まで伸びた帯状の形状をしている点で、本実施形態のＦＥＴと相違し、これら以外は本実施形態のＦＥＴと同様である。参考例１および２のＦＥＴの上部の一端にはソース電極９３１が形成され、他端にはドレイン電極９３２が形成されている。ソース電極９３１とドレイン電極９３２の間には、ソース電極９３１側にゲート電極９６が、ドレイン電極９３２側にフィールドプレート電極９７が、それぞれ配置されている。参考例１（図３（ｂ））のＦＥＴは、電流の方向に平行な断面図において、断面形状が、図２（ａ）または図３（ａ）（本実施形態のＦＥＴ）のＡ−Ａ’方向に見た断面図（図２（ｂ））と同様になるように、フィールドプレート電極９７が配置されている。参考例２のＦＥＴ（図３（ｃ））は、電流の方向に平行な断面図において、断面形状が、図２（ａ）または図３（ａ）（本実施形態のＦＥＴ）のＢ−Ｂ’方向に見た断面図（図２（ｃ））と同様になるように、フィールドプレート電極９７が配置されている。前記２次元デバイスシミュレーションにおいて、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）、島状フィールドプレート電極のゲート−ドレイン方向の長さ（Ｌｘ＝０．５μｍ）、間隔（Ｇｘ＝１．０μｍ）は、各構造で共通とした。
【００４５】
図４は、前記２次元デバイスシミュレーションにおけるソース−ドレイン間の電界強度分布の計算結果の一例を示すグラフである。図４（ａ）は本実施形態、図４（ｂ）は参考例１、図４（ｃ）は参考例２の計算結果である。図示の通り、参考例によるＦＥＴではフィールドプレート端の電界強度は２ＭＶ／ｃｍ程度であったが、本実施形態によるＦＥＴでは１ＭＶ／ｃｍ程度と、ピーク電界強度が約５０％低減されることが確認された。本実施形態では、フィールドプレート電極がつくる空乏層がゲート−ドレイン方向だけでなくゲート幅方向にも拡がり、隣接するフィールドプレート電極からの空乏層ポテンシャルが重なり合うため、前記電界集中緩和の効果が優れていると考えられる。この観点から、本発明の半導体装置において、前記フィールドプレート電極は、例えば本実施形態のように、前記複数のフィールドプレート電極が、ゲート幅方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態であることが好ましい。ただし、前記電界集中緩和のメカニズムは、推定可能なメカニズムの一例であり、本発明を限定しない。
【００４６】
また、このような電界集中緩和の効果は、前記ＬｙおよびＧｙがＬｇｄ以下である場合に得られる。さらに望ましくは、ＬｙおよびＧｙが１μｍ以下の場合に電界強度低減の効果が顕著になる。これは、島状フィールドプレート電極のつくる空乏層の長さは１μｍ程度で、最大でもＬｇｄ程度の長さまでしか拡がらないことに起因している。以下、図５を参照してこのことを説明する。ただし、図５およびその説明は、理論計算に基づく結果であり、かつ例示であって、本発明を限定しない。
【００４７】
図５は本実施形態のＦＥＴにおけるゲート幅方向の電界強度分布を例示する模式図である。本実施形態のＦＥＴ（図３（ａ））は、参考例１（図３（ｂ））と参考例２（図３（ｃ））をゲート幅方向に交互に配列したものと考えられる。このため、本実施形態のＦＥＴの電界強度分布は、図４（ｂ）のような電界強度分布と図４（ｃ）のような電界強度分布をゲート幅方向に交互に配列したものとなる。したがって、図５に示すとおり、フィールドプレートのゲート幅方向の電極幅Ｌｙおよび電極間隔Ｇｙが、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）と比較して大きい場合（Ｌｙ＝Ｇｙ＝４０μｍ）には、高電界領域と低電界領域がゲート幅方向に交互に発生する。この時の高電界領域の電界強度は約２ＭＶ／ｃｍと高く、電界集中緩和効果は期待できない。一方、ＬｙおよびＧｙが、ゲート−ドレイン間距離（Ｌｇｄ＝４μｍ）よりも小さい場合（Ｌｙ＝Ｇｙ＝０．１μｍ）には、各フィールドプレート電極のつくる空乏層ポテンシャルの重なり合わせが大きい。このため、図４（ｂ）のような電界強度分布と図４（ｃ）のような電界強度分布の中間的な電界強度分布が実現される。したがって、中間電界領域がゲート幅方向全体にわたって発生すると考えられる。この時の電界強度は約１ＭＶ／ｃｍと、Ｌｙ＝Ｇｙ＝４０μｍの場合より低く、電界集中緩和効果が期待できる。
【００４８】
なお、電界集中緩和の効果は、参考例のＦＥＴまたは従来技術のＦＥＴにおいても、フィールドプレート電極の密度すなわち本数を増やせば得られると考えられる。しかしながら、フィールドプレート電極の本数を２倍にするとフィールドプレート電極の底面積も２倍になるため、ゲート−ドレイン間容量が増加してスイッチング速度が低下する。一方、本実施形態によるＦＥＴ（図３（ａ））は、参考例のＦＥＴ（図３（ｂ）または（ｃ））とフィールドプレート電極の底面積を同等に維持したままでピーク電界強度を低減できる。このため、本実施形態のＦＥＴによれば、スイッチング速度低下を伴わずにオフ耐圧を改善できる。また、ゲート−ドレイン間距離の増加を伴わないので、オン抵抗の増大なしにオフ耐圧を改善できる。
【００４９】
また、前述のシミュレーションによれば、参考例（フィールドプレート電極がライン型）においてフィールドプレート電極の幅Ｌｘが０．５μｍ、フィールドプレート電極の間隔Ｇｘが０．２５μｍである場合に対し、本実施形態（フィールドプレート電極が島状）においては、フィールドプレート電極の幅Ｌｘが０．５μｍ、フィールドプレート電極の間隔Ｇｘが１．０μｍで、同程度の電界集中緩和効果が得られると想定される。ただし、このシミュレーション結果は例示であって、本発明を限定しない。このように、本発明の半導体装置は、フィールドプレート電極がライン型である半導体装置と比較して、前記フィールドプレート電極の周期が比較的大きくても同程度の電界集中緩和効果が得られることにより、製造しやすい（前記フィールドプレート電極を形成しやすい）。前記フィールドプレート電極形成のしやすさの観点からは、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離が、それぞれ０．５μｍ以上となるように前記フィールドプレート電極を形成することが好ましい。より製造しやすいという観点からは、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離は、それぞれ１．０μｍ以上であることが特に好ましい。また、これら電極間距離が、例えば約１．０μｍ程度であると、製造しやすく、かつ、特に優れた電界集中緩和効果が得やすい。ただし、本発明はこれに限定されない。例えば、前記電流の方向と垂直方向における前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離は、それぞれ、０．５μｍ以下でも良い。
【００５０】
［実施形態３］
次に、本発明の第３の実施形態について、図面を参照しながら説明する。
【００５１】
図６に、本実施形態の電界効果トランジスタ（ＦＥＴ）の構造を示す。図６（ａ）は平面図、図６（ｂ）は図６（ａ）のＡ−Ａ’方向に見た断面図である。同図において、２７は島状のフィールドプレート電極である。
【００５２】
本実施形態のＦＥＴにおいては、島状フィールドプレート電極２７は、底面が円形（直径Ｌは例えば０．１〜１μｍ）の円筒状である。これ以外は、本実施形態のＦＥＴは、実施形態１のＦＥＴと同様である。本実施形態において、ゲート幅方向のフィールドプレート電極２７の間隔Ｇｙは、例えば０．１〜１μｍ以下とする。ゲート電極１６とドレイン電極１３２の間隔Ｌｇｄは、例えば１μｍ以上、１００μｍ以下とする。本実施形態のＦＥＴは、フィールドプレート電極２７の、電極長Ｌおよびゲート幅方向の電極間隔Ｇｙがゲート−ドレイン間距離Ｌｇｄと比べて小さいので、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って電界強度低減の効果が得られる。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５３】
［実施形態４］
次に、本発明の第４の実施形態について、図面を参照しながら説明する。
【００５４】
図７に、本実施形態のＦＥＴの構造を示す。図７（ａ）は平面図、図７（ｂ）は、図７（ａ）のＡ−Ａ’方向に見た断面図である。同図において、３７は島状のフィールドプレート電極である。本実施形態においては、フィールドプレート３７の底面径Ｌ（例えば０．１〜１μｍ程度）および間隔Ｇｙ（例えば０．１〜１μｍ程度）が不均一である。これ以外は、本実施形態のＦＥＴは、実施形態２のＦＥＴと同様である。本実施形態において、ゲート電極１６とドレイン電極１３２の間隔Ｌｇｄは、例えば１μｍ以上、１００μｍ以下とする。本実施形態のＦＥＴは、フィールドプレートの電極長Ｌおよび電極間隔Ｇｙがゲート−ドレイン間距離Ｌｇｄと比べて小さいので、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って電界強度低減の効果が得られる。このため、前記各実施形態と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５５】
本発明の半導体装置は、例えば本実施形態で説明したように、前記複数のフィールドプレート電極において、各フィールドプレート電極の寸法が不均一であってもよい。例えば、前記複数のフィールドプレート電極において、ゲート−ドレイン方向（電流の方向）の寸法およびゲート−ドレイン方向（電流の方向）の寸法の少なくとも一方が不均一であっても良い。また、本発明の半導体装置は、例えば本実施形態で説明したように、各フィールドプレート間の距離が不均一であっても良い。例えば、前記複数のフィールドプレート電極において、ゲート幅方向に隣接する各フィールドプレート電極間の距離、および、ゲート幅と垂直方向に隣接する各フィールドプレート電極間の距離の少なくとも一方が不均一であっても良い。
【００５６】
［実施形態５］
次に、本発明の第５の実施形態について、図面を参照しながら説明する。
【００５７】
図８に、本実施形態のＦＥＴの構造を示す。図８（ａ）は斜視図であり、図８（ｂ）は、図８（ａ）のＡ−Ａ’方向に見た断面図、図８（ｃ）は、図８（ａ）のＢ−Ｂ’方向に見た断面図である。図において、４Ｒは抵抗である。
【００５８】
本実施形態のＦＥＴは、ゲート電極１６、フィールドプレート電極１７Ａおよび１７Ｂ、ならびにドレイン電極１３２が、抵抗４Ｒにより電気的に接続されている。これ以外は、本実施形態のＦＥＴは、実施形態２のＦＥＴと同様である。図示の通り、ゲート−ドレイン方向（電流の方向）に隣接するフィールドプレート電極同士は、抵抗４Ｒおよび導線により接続されている。ゲート幅方向（電流の方向と垂直な方向）に隣接するフィールドプレート電極同士は、抵抗４Ｒを介さずに、導線により接続されている。ゲート電極１６に最も近いフィールドプレート電極は、抵抗４Ｒを介してゲート電極１６に接続されている。ドレイン電極１３２に最も近いフィールドプレート電極は、抵抗４Ｒを介してドレイン電極１３２に接続されている。その結果、ゲート−ドレイン間に電圧を印加することにより、各フィールドプレート電極（１７Ａまたは１７Ｂ）に、ゲート電極からドレイン電極に向かって徐々に電位が変化するような電位勾配を与えることができる。これにより、各フィールドプレート電極端に電界ピークを発生させ、電界集中を段階的に緩和できる。このようにすると、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位がゲート−ドレイン間に印加される電圧と抵抗４Ｒの値により一意的に決まる。このため、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位の浮遊を防止することができ、実施形態２と比較してより安定的に電界集中緩和の効果が得られる。また、本実施形態では、実施形態２と同様、島状フィールドプレートの電極長Ｌｙおよび電極間隔Ｇｙは、ゲート−ドレイン間距離Ｌｇｄと比べて小さくなるように設定されている。これにより、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って、フィールドプレート電極端の電界集中が緩和される。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００５９】
なお、本実施形態においては、実施形態２と同様な矩形のフィールドプレート電極を用いて抵抗結合（抵抗接続）した形態を説明したが、実施形態３と同様な円形のフィールドプレート電極、実施形態４と同様な不規則寸法のフィールドプレート電極等を用いても良い。実施形態３および４等の他のフィールドプレート電極の形態においても、本実施形態と同様の抵抗接続によれば、同様に電位の浮遊を防止することができ、より安定的に電界集中緩和の効果が得られる。
【００６０】
［実施形態６］
次に、本発明のさらに別の実施形態について、図面を参照しながら説明する。
【００６１】
図９に、本実施形態のＦＥＴの構造を示す。図９（ａ）は平面図であり、図９（ｂ）は、図９（ａ）のＡ−Ａ’方向に見た断面図、図９（ｃ）は、図９（ａ）のＢ−Ｂ’方向に見た断面図である。同図において、５８は、例えばＳｉ３Ｎ４からなる表面保護膜である。５９Ａおよび５９Ｂは、電位が浮遊した島状のフローティング電極で、例えば、Ｔｉ／Ｐｔ／Ａｕにより形成されている。
【００６２】
本実施形態のＦＥＴは、フィールドプレート電極が、キャパシタにより容量結合されていること以外は、実施形態２のＦＥＴと同様である。具体的には、本実施形態のＦＥＴは、フローティング電極５９Ａが、表面保護膜５８を介して、ゲート−ドレイン方向（電流の方向）に隣接するフィールドプレート電極１７Ａ間を接続するように形成されている。これにより、フィールドプレート電極１７Ａ、表面保護膜５８、フローティング電極５９Ａの三者がキャパシタを構成し、ゲート−ドレイン方向に隣接するフィールドプレート電極１７Ａ間が、このキャパシタを介して電気的に接続されている。同様に、ゲート−ドレイン方向に隣接するフィールドプレート電極１７Ｂ間も、同様に、フィールドプレート電極１７Ｂ、表面保護膜５８、フローティング電極５９Ｂの三者からなるキャパシタを介して電気的に接続されている。ゲート電極１６に最も近いフィールドプレート電極は、前記キャパシタを介してゲート電極１６に接続されている。ドレイン電極１３２に最も近いフィールドプレート電極は、前記キャパシタを介してドレイン電極１３２に接続されている。その結果、本実施形態のＦＥＴは、各フィールドプレート電極（１７Ａ、１７Ｂ）に、ゲート電極からドレイン電極に向かって徐々に電位が変化するような電位勾配を与えることができる。これにより、各フィールドプレート電極端に電界ピークを発生させ、電界集中を段階的に緩和できる。このようにすると、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位が、ゲート−ドレイン間に印加される電圧と各フィールドプレート間に形成されたキャパシタの容量値により一意的に決まる。このため、各フィールドプレート電極（１７Ａ、１７Ｂ）の電位の浮遊を防止することができ、実施形態２と比較してより安定的に電界集中緩和の効果が得られる。また、本実施形態では、実施形態２と同様、島状フィールドプレートの電極長Ｌｙおよび電極間隔Ｇｙは、ゲート−ドレイン間距離Ｌｇｄと比べて小さくなるように設定されている。これにより、フィールドプレート電極同士の空乏層ポテンシャルが重なり合って、フィールドプレート電極端の電界集中が緩和される。このため、実施形態２と同様な原理に基づいて、スイッチング速度低下、オン抵抗増大を抑制しつつ、オフ耐圧を改善できる。
【００６３】
なお、本実施形態においては、実施形態２と同様な矩形のフィールドプレート電極を用いて容量結合した形態を説明したが、実施形態３と同様な円形のフィールドプレート電極、実施形態４と同様な不規則寸法のフィールドプレート電極等を用いても良い。実施形態３および４等の他のフィールドプレート電極の形態においても、本実施形態と同様の容量結合によれば、同様に電位の浮遊を防止することができ、より安定的に電界集中緩和の効果が得られる。
【００６４】
このように、本発明の半導体装置は、さらに、接続手段を含み、前記接続手段は、前記ゲート電極と前記フィールドプレート電極と前記ドレイン電極とを電気的に接続し、前記半導体装置は、前記ゲート電極および前記ドレイン電極間の電圧印加時において、前記ゲート電極、前記フィールドプレート電極および前記ドレイン電極に、前記ゲート電極側から前記ドレイン電極側に向かって電位勾配を形成可能であることが好ましい。このようにすれば、例えば実施形態５および６で説明したように、前記フィールドプレート電極の電位の浮遊を防止でき、より安定的に電界集中緩和の効果が得られる。前記接続手段は、例えば、実施形態５のように抵抗でも良いし、実施形態６のようにキャパシタでも良い。
【００６５】
以上、本発明を各実施形態に即して説明したが、前述の通り、前記各実施形態は例示であり、種々の変更が可能である。
【００６６】
例えば、前記各実施形態においては、基板としてＳｉを用いたが、炭化珪素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）など、他の基板であっても良い。
【００６７】
前記各実施形態において、前記基板上に形成する前記半導体層は、III族窒化物半導体を用いたが、前述のとおり、これには限定されない。前記半導体は、例えば、Ｓｉ、ＳｉＣ等であっても良い。
【００６８】
また、前記各実施形態では、チャネル層材料としてＧａＮを用いたが、窒化インジウムガリウム（ＩｎＧａＮ）、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＩｎＮなど他のIII族窒化物半導体を用いても良いし、Ｓｉ、ＳｉＣ等を用いても良い。
【００６９】
また、前記各実施形態では、キャリア供給層材料としてＡｌＧａＮを用いたが、チャネル層よりバンドギャップの大きい他のIII族窒化物半導体を用いても良い。前記III族窒化物半導体は、例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ、ＧａＮ、ＡｌＮなどであっても良い。
【００７０】
また、前記各実施形態では、チャネル層とキャリア供給層とのヘテロ接合構造を用いたが、キャリア供給層を設けなくても良い。この場合には、前記チャネル層を、例えば、ｎ型のＧａＮ等のIII族窒化物半導体、若しくは、ｎ型のＳｉ、ＳｉＣ等によって構成すれば良い。
【００７１】
前記各実施形態では、ゲート絶縁膜としてはＡｌ２Ｏ３を用いたが、酸化珪素（ＳｉＯ２）、Ｓｉ３Ｎ４など他の絶縁体を用いても良い。
【００７２】
実施形態２〜６では、デバイス構造としてゲート絶縁膜を有する金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を用いた。すなわち、前記各実施形態では、前記ゲート電極が、前記ゲート絶縁膜を介して前記半導体層上に形成されている。しかしながら、本発明では、ゲート絶縁膜を有しない高電子移動度トランジスタ（ＨＥＭＴ）構造や金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）構造を採用しても良い。すなわち、本発明の半導体装置では、前記半導体層上面に前記ゲート電極が直接接触していても良い。また、本発明では、電子供給層上にチャネル層を有する逆ＨＥＭＴ構造を採用しても良い。本発明の半導体装置は、前記半導体層とゲート電極の間にｐ型半導体層を挟んだジャンクション型のゲートを採用しても良い。また、本発明の半導体装置は、例えば、実施形態１で説明したショットキー（ＭＥＳ、Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ＭＩＳダイオード等であっても良い。前述のように、実施形態１において、前記フィールドプレート電極の形状、長さ、幅、各フィールドプレート電極間の距離等を、例えば実施形態２〜６と同様の形態に代えても良い。また、各フィールドプレート電極を、例えば実施形態５または６のように、抵抗、キャパシタ等で接続しても良い。
【００７３】
前記各実施形態では、絶縁膜としてＳｉ３Ｎ４を用いたが、Ａｌ２Ｏ３、ＳｉＯ２など他の絶縁体を用いても良い。
【００７４】
前記第１の電極、前記第２の電極、および前記ソース電極等の形成材料は、特に限定されない。例えば、前記各実施形態では、ソース電極、ドレイン電極、カソード電極の材料としてＴｉ／Ａｌ／Ｎｉ／Ａｕを用いたが、Ｔｉ／Ａｌ／モリブデン（Ｍｏ）／Ａｕ、Ｔｉ／Ａｌ／ニオビウム（Ｎｂ）／Ａｕ、Ｔｉ／Ａｌなど他の材料を用いても良い。
【００７５】
また、前記各実施形態では、ゲート電極およびアノード電極の材料としてＮｉ／Ａｕを用いたが、Ｔｉ／Ｐｔ／Ａｕ、パラディウム（Ｐｄ）／Ａｕなど他の材料を用いても良い。さらに、前記各実施形態では、前記第１の電極、前記第２の電極、および前記ソース電極の形状は、底面が矩形の直方体状としたが、これには限定されない。例えば、前記第１の電極および前記第２の電極の形状が、それぞれ底面が半円形の半円板形状であり、前記半円形の直線部分が対向していても良い。
【００７６】
前記各実施形態では、フィールドプレート電極の材料としてＴｉ／Ｐｔ／Ａｕを用いたが、Ｎｉ／Ａｕ、Ｐｄ／Ａｕなど他の材料を用いても良い。また、フィールドプレート電極の底面形状は矩形または円形としたが、三角形や他の多角形であっても良い。
【００７７】
以上、説明したように、本発明の半導体装置によれば、スイッチング速度の低下やオン抵抗の増大を抑制し、フィールドプレート電極端における電界集中を緩和することができる。本発明の半導体装置は、オフ耐圧を高く、オン抵抗を低くできるため、例えば、スイッチング電源、インバータ回路などの電子装置の省エネルギー化に寄与するパワー半導体素子として用いることができる。前述の通り、本発明の電子装置は、本発明の半導体装置を含むことが特徴である。本発明の電子装置の用途は特に限定されず、例えば、モーター制御装置（例えば電気自動車用、エアコン用等）、電源装置（例えばコンピュータ用等）、インバータ照明、高周波電力発生装置（例えば電子レンジ用、電磁調理器用等）、画像表示装置、情報記録再生装置、通信装置等に広く用いることができる。
【符号の説明】
【００７８】
１０，９０ 基板
１１，９１ チャネル層
１２，９２ キャリア供給層
１０１ 第１の電極
１０２ 第２の電極
１３１，９３１ ソース電極
１３２，９３２ ドレイン電極（第２の電極）
１４，５８，９４ 絶縁膜
１５ ゲート絶縁膜
１６，９６ ゲート電極（第１の電極）
１７Ａ，１７Ｂ，２７，３７，９７ フィールドプレート電極
４Ｒ 抵抗
５９Ａ，５９Ｂ フローティング電極
【特許請求の範囲】
【請求項１】
基板と、半導体層と、第１の電極と、第２の電極と、フィールドプレート電極と、絶縁膜とを含み、
前記半導体層は、前記基板上に形成され、
前記第１の電極、前記第２の電極および前記絶縁膜は、それぞれ、前記半導体層上に形成され、
前記絶縁膜は、前記第１の電極と前記第２の電極との間に配置され、
前記第１の電極と前記第２の電極は、前記半導体層を介して電気的に接続されており、
前記フィールドプレート電極は、複数であり、かつ、前記絶縁膜上に、前記第１の電極と前記第２の電極との間に点在するように配置されており、
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下であることを特徴とする半導体装置。
【請求項２】
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、１μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のフィールドプレート電極が、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記各フィールドプレート電極の電位が浮遊していることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
さらに、接続手段を含み、前記接続手段は、前記第１の電極と前記フィールドプレート電極と前記第２の電極とを電気的に接続し、
前記半導体装置は、前記第１の電極および前記第２の電極間の電圧印加時において、前記第１の電極、前記フィールドプレート電極および前記第２の電極に、前記第１の電極側から前記第２の電極側に向かって電位勾配を形成可能であることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記接続手段が、抵抗であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記接続手段が、キャパシタであることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記複数のフィールドプレート電極において、各フィールドプレート電極の寸法が不均一であることを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離の少なくとも一方が不均一であることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体層が、窒化物半導体から形成されていることを特徴とする請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の電極が、ゲート電極であり、前記第２の電極が、ドレイン電極であり、
さらに、ソース電極を含み、
前記ソース電極は、前記半導体層上に配置され、
前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、
電界効果トランジスタとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１３】
請求項１から１２のいずれか一項に記載の半導体装置を含むことを特徴とする電子装置。
【請求項１４】
基板を準備する基板準備工程と、
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１の電極および第２の電極を形成する電極形成工程と、
前記半導体層上に、前記第１の電極と前記第２の電極との間に配置されるように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にフィールドプレート電極を形成するフィールドプレート電極形成工程とを含み、
前記フィールドプレート電極形成工程において、複数の前記フィールドプレート電極が前記第１の電極と前記第２の電極との間に点在し、かつ、前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下となるように前記フィールドプレート電極を形成することを特徴とする、半導体装置の製造方法。
【請求項１５】
前記フィールドプレート電極形成工程において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向における前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離が、それぞれ０．５μｍ以上となるように前記フィールドプレート電極を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記フィールドプレート電極形成工程において、
前記絶縁膜上にレジストを形成し、
前記フィールドプレート電極形成予定部位に形成された前記レジストを露光および現像により除去して前記フィールドプレート電極のパターンを形成し、
前記フィールドプレート電極のパターン上に前記フィールドプレート電極の材料を形成し、
前記レジストおよびその上に形成された前記フィールドプレート電極材料をリフトオフ処理により除去することを含むことを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【請求項１７】
前記フィールドプレート電極形成工程において、
前記絶縁膜上に、前記フィールドプレート電極の材料を形成し、
前記フィールドプレート電極材料上にレジストを形成し、
前記フィールドプレート電極形成予定部位以外に形成された前記レジストを露光および現像により除去し、
前記レジストで覆われていない部位の前記フィールドプレート電極材料を除去し、さらに前記レジストを除去することを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【請求項１８】
製造される前記半導体装置が、電界効果トランジスタであり、前記第１の電極がゲート電極であり、前記第２の電極がドレイン電極であり、
前記電極形成工程において、さらにソース電極を前記半導体層上に形成し、かつ、前記ゲート電極を前記ソース電極と前記ドレイン電極との間に配置することを特徴とする請求項１４から１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
製造される前記半導体装置が、ダイオードであり、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であることを特徴とする請求項１４から１７のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする請求項１から１２のいずれか一項に記載の半導体装置または請求項１４から１９のいずれか一項に記載の製造方法により製造された半導体装置の使用方法。
【請求項１】
基板と、半導体層と、第１の電極と、第２の電極と、フィールドプレート電極と、絶縁膜とを含み、
前記半導体層は、前記基板上に形成され、
前記第１の電極、前記第２の電極および前記絶縁膜は、それぞれ、前記半導体層上に形成され、
前記絶縁膜は、前記第１の電極と前記第２の電極との間に配置され、
前記第１の電極と前記第２の電極は、前記半導体層を介して電気的に接続されており、
前記フィールドプレート電極は、複数であり、かつ、前記絶縁膜上に、前記第１の電極と前記第２の電極との間に点在するように配置されており、
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下であることを特徴とする半導体装置。
【請求項２】
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、１μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のフィールドプレート電極が、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向に向かう直線状に並ぶように一定の間隔を置いて配列され、前記直線状の配列が複数であり、かつ、隣り合う２つの前記直線状のフィールドプレート電極の配列が、互い違いの状態であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記各フィールドプレート電極の電位が浮遊していることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
【請求項５】
さらに、接続手段を含み、前記接続手段は、前記第１の電極と前記フィールドプレート電極と前記第２の電極とを電気的に接続し、
前記半導体装置は、前記第１の電極および前記第２の電極間の電圧印加時において、前記第１の電極、前記フィールドプレート電極および前記第２の電極に、前記第１の電極側から前記第２の電極側に向かって電位勾配を形成可能であることを特徴とする請求項１から４のいずれか一項に記載の半導体装置。
【請求項６】
前記接続手段が、抵抗であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記接続手段が、キャパシタであることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記複数のフィールドプレート電極において、各フィールドプレート電極の寸法が不均一であることを特徴とする請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離の少なくとも一方が不均一であることを特徴とする請求項１から８のいずれか一項に記載の半導体装置。
【請求項１０】
前記半導体層が、窒化物半導体から形成されていることを特徴とする請求項１から９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１の電極が、ゲート電極であり、前記第２の電極が、ドレイン電極であり、
さらに、ソース電極を含み、
前記ソース電極は、前記半導体層上に配置され、
前記ゲート電極は、前記ソース電極と前記ドレイン電極との間に配置され、
電界効果トランジスタとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であり、ダイオードとして用いられることを特徴とする請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１３】
請求項１から１２のいずれか一項に記載の半導体装置を含むことを特徴とする電子装置。
【請求項１４】
基板を準備する基板準備工程と、
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層を介して電気的に接続されるように第１の電極および第２の電極を形成する電極形成工程と、
前記半導体層上に、前記第１の電極と前記第２の電極との間に配置されるように絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上にフィールドプレート電極を形成するフィールドプレート電極形成工程とを含み、
前記フィールドプレート電極形成工程において、複数の前記フィールドプレート電極が前記第１の電極と前記第２の電極との間に点在し、かつ、前記複数のフィールドプレート電極において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向の各フィールドプレート電極の長さ、および、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離が、それぞれ、前記第１の電極と前記第２の電極との間の距離以下となるように前記フィールドプレート電極を形成することを特徴とする、半導体装置の製造方法。
【請求項１５】
前記フィールドプレート電極形成工程において、前記第１の電極と前記第２の電極との間の電圧印加時における電流の方向と垂直方向における前記フィールドプレート電極の長さ、前記電流の方向における前記フィールドプレート電極の長さ、前記電流の方向と垂直方向に隣接する各フィールドプレート電極間の距離、および、前記電流の方向に隣接する各フィールドプレート電極間の距離が、それぞれ０．５μｍ以上となるように前記フィールドプレート電極を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記フィールドプレート電極形成工程において、
前記絶縁膜上にレジストを形成し、
前記フィールドプレート電極形成予定部位に形成された前記レジストを露光および現像により除去して前記フィールドプレート電極のパターンを形成し、
前記フィールドプレート電極のパターン上に前記フィールドプレート電極の材料を形成し、
前記レジストおよびその上に形成された前記フィールドプレート電極材料をリフトオフ処理により除去することを含むことを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【請求項１７】
前記フィールドプレート電極形成工程において、
前記絶縁膜上に、前記フィールドプレート電極の材料を形成し、
前記フィールドプレート電極材料上にレジストを形成し、
前記フィールドプレート電極形成予定部位以外に形成された前記レジストを露光および現像により除去し、
前記レジストで覆われていない部位の前記フィールドプレート電極材料を除去し、さらに前記レジストを除去することを特徴とする請求項１４または１５記載の半導体装置の製造方法。
【請求項１８】
製造される前記半導体装置が、電界効果トランジスタであり、前記第１の電極がゲート電極であり、前記第２の電極がドレイン電極であり、
前記電極形成工程において、さらにソース電極を前記半導体層上に形成し、かつ、前記ゲート電極を前記ソース電極と前記ドレイン電極との間に配置することを特徴とする請求項１４から１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
製造される前記半導体装置が、ダイオードであり、前記第１の電極が、アノード電極であり、前記第２の電極が、カソード電極であることを特徴とする請求項１４から１７のいずれか一項に記載の半導体装置の製造方法。
【請求項２０】
前記第１の電極および前記第２の電極間に電圧を印加することを特徴とする請求項１から１２のいずれか一項に記載の半導体装置または請求項１４から１９のいずれか一項に記載の製造方法により製造された半導体装置の使用方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１１９３６６（Ｐ２０１１−１１９３６６Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７３９７４（Ｐ２００９−２７３９７４）
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月１日（２００９．１２．１）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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