【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】ＭＯＳトランジスタのドリフト領域面におけるキャリア蓄積層が制御されるように構成された半導体装置及びその製造方法を提供すること。
【解決手段】ｐ型基板１と、ｐ型基板１上に形成されたｎ型ウェル６と、ｎ型ウェル６に形成されたｐボディ領域１８と、ｐボディ領域１８に形成されたｐ＋型ソース領域２７及びｎ＋型ソース領域２５と、ｎ型ウェル６に形成されたｎ＋型ドレイン領域２６と、ｐボディ領域１８とｎ型ウェル６との上部に形成されたゲート電極である導電性ポリシリコン層１５とを備えている。ゲート電極１５の直下には、厚みの異なる反転層制御用ゲート酸化膜（第１ゲート酸化膜）１４と蓄積層制御用ゲート酸化膜１２とを有し、膜厚が厚い蓄積層制御用ゲート酸化膜１２の下面は、ｎ型ウェル６上に、反転層制御用ゲート酸化膜１４と同一面に形成されている。 （もっと読む）

【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。 （もっと読む）

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）

【課題】飽和動作時のゲート電圧が高電圧であっても素子が破壊しにくい高耐圧ＭＯＳトランジスタを提供する。
【解決手段】Ｎチャネル型の高耐圧ＭＯＳトランジスタの低濃度不純物領域上のＬＯＣＯＳプロセスなどで形成される酸化膜と、ドレイン領域となる高濃度不純物領域との境界部の上をドレイン領域と接続している金属配線で覆うことで、境界部の低濃度不純物領域と高濃度不純物領域の接続部の電界集中を、金属配線から半導体基板に向かう電界で緩和させることができ、ＮＭＯＳトランジスタの飽和動作の高ゲート電圧時の衝突電離を抑制し、素子破壊の抑制と高耐圧化を図ることが可能となる。 （もっと読む）

【課題】高耐圧MOSFETを含む半導体装置において、プロセスフロー及び工程数を増やさずに、短チャネル効果を抑制した高耐圧MOSFETを製造する。
【解決手段】閾値電圧制御のために、チャネル形成領域に不純物のイオン注入をするとき、チャネル形成領域に、不純物導入する領域と不純物導入されない領域を設ける。上記不純物導入されない領域をうまくパターニングすることによって、ウェル領域とソース領域、及び、ウェル領域とドレイン領域それぞれの、境界近傍のチャネル形成領域における、ウェル領域と同じ導電型の不純物濃度を濃くし、逆短チャネル効果を誘起させることができる。上記の手段で誘起させた逆短チャネル効果と、短チャネル効果とを相殺させることによって、高耐圧MOSFETの短チャネル効果を抑制することができる。 （もっと読む）

【課題】横方向の寸法の増大を抑制しつつ、横型二重拡散電界効果トランジスタのソースとドレインとの間の電界を緩和する。
【解決手段】Ｎ型ドリフト層１７には、埋込絶縁層１４下に配置されたＰ⁻ダンパ層１９を形成するとともに、Ｐ⁻ダンパ層１９を取り囲むように配置されたＮ⁻ダンパ層１８を形成し、Ｎ⁻ダンパ層１８およびＰ⁻ダンパ層１９にて埋込絶縁層１４下が空乏化されるように不純物濃度を設定する。 （もっと読む）

【課題】オン抵抗の増加を抑制する半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。 （もっと読む）

【課題】横型半導体装置において、半導体装置の破壊を防止するための保護機能を備え、かつ半導体装置の耐圧を向上させる。
【解決手段】ｎ⁺エミッタ領域６とｐ⁺コレクタ領域１２との間のウェハ表面にトレンチ１６を形成し、その中をトレンチ埋め込み絶縁膜１７で埋める。また、ｎ⁺エミッタ領域６とトレンチ１６との間のウェハ表面にｐ型フローティング領域１３を備える。これにより、半導体装置の異常を検出するための保護機能であるｐ型フローティング領域１３を備え、かつトレンチ１６により、耐圧を担持するドリフト領域を折り曲げて、実効的なドリフト長を長くする。このような半導体装置の保護回路内に設ける第１のスイッチには、半導体装置のゲート閾値電圧および半導体装置のターンオン時間以上のターンオン時間を設定する。第１のスイッチによりｐ型フローティング領域１３の電圧を検出し、半導体装置のゲート電圧を制御する。 （もっと読む）

【課題】高耐圧な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１導電型の第１の半導体領域と、第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを有する半導体層と、第１の半導体領域上に設けられた第２導電型のソース領域と、第２の半導体領域上に設けられた第２導電型のドレイン領域と、ソース領域とドレイン領域との間の半導体層上に設けられた絶縁膜と、絶縁膜上に設けられたゲート電極と、ゲート電極とドレイン領域との間の半導体層の表層部に設けられてドレイン領域に接し、ドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域と、を備えている。 （もっと読む）

【課題】簡易に、動作中におけるＯＮ抵抗の経時変化を低減する半導体装置の製造方法を提供すること。
【解決手段】例えば、第２絶縁膜（層間絶縁膜３０）が形成された半導体基板１０をアニール炉に入れ６００℃以上のアニール処理を施した後、酸素ガスが含まれるガス雰囲気下で前記半導体基板を前記アニール炉から取り出す半導体装置の製造方法。 （もっと読む）

【課題】 ドリフト領域を自己整合的に決定することができ、オン抵抗の小さいＤＭＯＳ
トランジスタを含む半導体装置の製造方法を提供することを目的とする。
【解決手段】
ドレイン領域２４側のサイドウォール３２が、ソース領域２２側の前記サイドウォール
３１に比べ水平方向の厚さが厚く、かつ、ドレイン領域２４が形成されたＰ−型半導体層
２表面及びソース領域２２が形成されたＰ−型半導体層２の表面が、ゲート酸化膜１０底
部のＰ−型半導体層２表面及びサイドウォール３１、３２底部のＰ−型半導体層２表面よ
り低い位置に形成され、さらにシリサイド層３５ａがゲート電極１１上面のドレイン領域
２４側端まで形成されている。 （もっと読む）

【課題】耐圧性が高く反りが小さい半導体電子デバイスを生産性高く提供すること。
【解決手段】陽極化成してＳｉ基板の一部を多孔質化したＳｉ層を含む基板と、前記基板上に形成された、前記基板よりも格子定数が小さく熱膨張係数が大きい窒化物系化合物半導体からなる第一半導体層と、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる第二半導体層とが、交互に積層した２層以上の複合層を有するバッファ層と、前記基板と前記バッファ層との間に形成された、前記第一半導体層よりも格子定数が小さく前記基板よりも熱膨張係数が大きい窒化物系化合物半導体からなる介在層と、前記バッファ層上に形成された、窒化物系化合物半導体からなる半導体動作層と、を備えた半導体電子デバイス。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいＧａＮ系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】ＧａＮ系電界効果トランジスタ（ＭＯＳＦＥＴ）１００は、基板１０１上に、ｐ−ＧａＮからなるチャネル層１０４、電子供給層１０６、電子供給層よりもバンドギャップエネルギーが小さい表面層１０７を順次積層し、電子供給層および表面層の一部をチャネル層に到る深さまで除去してリセス部１０８を形成したものである。表面層上には、リセス部を挟んでソース電極１０９およびドレイン電極１１０が形成され、表面層上およびチャネル層表面を含むリセス部内表面上にゲート絶縁膜１１１が形成され、さらにリセス部においてゲート絶縁膜上にはゲート電極１１２が形成されている。 （もっと読む）

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、半導体基板に第１導電型不純物イオンを注入して第１ウェルを形成する段階、半導体基板に第２導電型不純物を注入して、第１ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第２導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第１ウェルの他の領域と重なるようにして第１導電型の第２ウェルを形成する段階、拡張されたドレインと一部重なる第１ウェル上にゲートを形成する段階、及びゲートの一側における拡張されたドレイン領域に第２導電型不純物を注入してドレイン領域を形成する段階と、を含む。 （もっと読む）