半導体装置および半導体装置の製造方法
【課題】横方向の寸法の増大を抑制しつつ、横型二重拡散電界効果トランジスタのソースとドレインとの間の電界を緩和する。
【解決手段】Ｎ型ドリフト層１７には、埋込絶縁層１４下に配置されたＰ−ダンパ層１９を形成するとともに、Ｐ−ダンパ層１９を取り囲むように配置されたＮ−ダンパ層１８を形成し、Ｎ−ダンパ層１８およびＰ−ダンパ層１９にて埋込絶縁層１４下が空乏化されるように不純物濃度を設定する。
【解決手段】Ｎ型ドリフト層１７には、埋込絶縁層１４下に配置されたＰ−ダンパ層１９を形成するとともに、Ｐ−ダンパ層１９を取り囲むように配置されたＮ−ダンパ層１８を形成し、Ｎ−ダンパ層１８およびＰ−ダンパ層１９にて埋込絶縁層１４下が空乏化されるように不純物濃度を設定する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を実現する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を図る方法として、ドレイン側にドリフト層と呼ばれる高抵抗層を配置し、このドリフト層の長さを大きくすることで、ソースとドレインとの間の電界を緩和する方法がある。
【０００３】
また、例えば、特許文献１には、半導体装置の表層部に、Ｐ−ボディ領域およびＮ−ドリフト領域を形成し、Ｐ−ボディ領域中には、Ｎ+ソース領域を形成し、Ｎ−ドリフト領域中には、Ｎ+ドレイン領域を形成し、Ｐ−ボディ領域とＮ−ドリフト領域との間に、Ｎ−中間領域およびＰ−第２ボディ領域を配置することにより、オン抵抗の増加を抑制しつつ、簡素な製造プロセスでスナップバック特性を改善する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１７７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ソースとドレインとの間の電界を緩和するためには、ドレイン側に配置されたドリフト層の長さを大きくする必要がある。このため、横型二重拡散電界効果トランジスタの横方向の寸法が増大し、チップ面積の増大を招くという問題があった。
【０００６】
また、特許文献１に開示された方法では、フィールド酸化膜の横にＰ−第２ボディ領域が配置されている。このため、Ｐ−第２ボディ領域をゲート電極下に配置するためのスペースを確保する必要があり、横方向の寸法が増大することから、チップ面積の増大を招くという問題があった。
【０００７】
本発明の目的は、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第一導電型半導体層と、前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置を提供する。
【０００９】
本発明の一態様によれば、第一導電型半導体層に埋込絶縁層を形成する工程と、前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】図２は、図１の半導体装置に形成される等電位線を従来の半導体装置に形成される等電位線と比較して示す断面図。
【図３】図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、第一導電型としてＮ型、第二導電型としてＰ型を適用した場合を例にとって説明する。また、第二導電型ボディ層としてＰウェル１５を用いた場合を例にとって説明する。
【００１４】
図１において、Ｐ−半導体基板１１上にはＮ＋半導体埋込層１２が形成され、Ｎ＋半導体埋込層１２上にはＮ−エピタキシャル層１３が形成されている。なお、Ｐ−半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどを用いることができる。
【００１５】
また、Ｎ−エピタキシャル層１３には、Ｐウェル１５とＮウェル１６とが互いに分離されるように形成されるとともに、Ｎ型ドリフト層１７がＰウェル１５と分離されるようにＰウェル１５とＮウェル１６との間に形成されている。
【００１６】
また、Ｎ型ドリフト層１７の一部には、埋込絶縁層１４が埋め込まれている。なお、埋込絶縁層１４としては、ＳＴＩ(ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)構造を用いることができる。また、埋込絶縁層１４の材料は、例えば、酸化シリコンを用いることができる。
【００１７】
また、Ｎ型ドリフト層１７にはＰ−ダンパ層１９が形成され、Ｐ−ダンパ層１９は埋込絶縁層１４下に配置されている。また、Ｎ型ドリフト層１７にはＮ−ダンパ層１８が形成され、Ｎ−ダンパ層１８は、Ｐ−ダンパ層１９を取り囲むように配置されている。
なお、Ｎ−ダンパ層１８およびＰ−ダンパ層１９は、埋込絶縁層１４下が空乏化されるように不純物濃度を設定することができる。
【００１８】
そして、Ｐウェル１５の一部から埋込絶縁層１４の一部にかけてゲート絶縁膜２０を介して配置されたゲート電極２１がＰ−半導体基板１１上に形成されている。
また、Ｐウェル１５の一部には、ゲート電極２１下を避けるようにして、Ｐ＋ソース層２２およびＮ＋ソース層２３が形成され、Ｐ＋ソース層２２はゲート電極２１から離れた位置に配置されている。また、Ｎウェル１６には、Ｎ＋ドレイン層２４が形成されている。なお、Ｎ＋ソース層２３はゲート電極２１に対して自己整合的に形成し、Ｎ＋ドレイン層２４は埋込絶縁層１４に対して自己整合的に形成することができる。
【００１９】
なお、Ｎ＋半導体埋込層１２の不純物濃度は１０１８〜１０１９イオン／ｃｍ３、Ｎ−エピタキシャル層１３の不純物濃度は１０１５〜１０１６イオン／ｃｍ３、Ｐウェル１５およびＮウェル１６の不純物濃度は１０１８イオン／ｃｍ３、Ｎ型ドリフト層１７の不純物濃度は１０１７〜１０１８イオン／ｃｍ３、Ｎ−ダンパ層１８およびＰ−ダンパ層１９の不純物濃度は１０１５〜１０１６イオン／ｃｍ３、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびＮ＋ドレイン層２４の不純物濃度は１０２０イオン／ｃｍ３に設定することができる。
【００２０】
また、図１（ａ）に示すように、Ｎ＋ソース層２３はＰ＋ソース層２２を水平面上で取り囲むように配置され、ゲート電極２１はＮ＋ソース層２３を水平面上で取り囲むように配置されている。また、Ｎ型ドリフト層１７、埋込絶縁層１４、Ｎ−ダンパ層１８およびＰ−ダンパ層１９は、ゲート電極２１下に一部が潜り込むようにして、ゲート電極２１を水平面上で取り囲むように配置され、Ｎ＋ドレイン層２４は、埋込絶縁層１４を水平面上で取り囲むように配置されている。
【００２１】
ここで、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成し、埋込絶縁層１４下を空乏化させることにより、埋込絶縁層１４下を高抵抗化することが可能となる。このため、Ｎ型ドリフト層１７に形成される等電位線をＰ−ダンパ層１９およびＮ−ダンパ層１８を介して深さ方向に導くことが可能となり、この等電位線の間隔を広げることが可能となることから、Ｎ型ドリフト層１７の横方向の寸法の増大を抑制しつつ、Ｎ型ドリフト層１７の電界を緩和することが可能となる。
【００２２】
なお、図１の実施形態では、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成する方法について説明したが、Ｐ−ダンパ層１９のみ形成し、Ｎ−ダンパ層１８は省いてもよい。
【００２３】
図２は、図１の半導体装置に形成される等電位線を従来の半導体装置に形成される等電位線と比較して示す断面図である。
図２（ａ）において、図１のＮチャンネル型横型二重拡散電界効果トランジスタを動作させる場合、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびゲート電極２１に比べてＮ＋ドレイン層２４に高電圧が印加される。例えば、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびゲート電極２１に０Ｖが印加され、Ｎ＋ドレイン層２４に１０Ｖが印加されたものとする。
【００２４】
この場合、ゲート電極２１とＮ＋ドレイン層２４との間の電位差は１０Ｖになり、Ｎ型ドリフト層１７に高電界が印加される。そして、Ｎ型ドリフト層１７に高電界が印加されると、Ｎ型ドリフト層１７には等電位線Ｅ１が形成される。ここで、埋込絶縁層１４下は、Ｐ−ダンパ層１９およびＮ−ダンパ層１８にて高抵抗化されているため、この等電位線Ｅ１はＮ型ドリフト層１７の深さ方向に導かれ、この等電位線の間隔が広げられることから、Ｎ型ドリフト層１７の電界が緩和される。
【００２５】
このように、Ｐ−ダンパ層１９およびＮ−ダンパ層１８が埋込絶縁層１４に形成された構造は、埋込絶縁層１４の深さを大きくした構造と同様の作用を示すことができる。このため、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成することにより、埋込絶縁層１４の深さの増大を抑えつつ、Ｎ型ドリフト層１７の電界が緩和させることができる。
【００２６】
一方、図２（ｂ）において、Ｐ−ダンパ層１９およびＮ−ダンパ層１８が埋込絶縁層１４下にない場合、埋込絶縁層１４下の抵抗が小さいため、Ｎ型ドリフト層１７下に形成された等電位線Ｅ２が埋込絶縁層１４とＮ型ドリフト層１７との境界で急激に折れ曲がる。
このため、Ｎ型ドリフト層１７下に形成された等電位線Ｅ２の間隔が狭くなり、Ｎ型ドリフト層１７の電界が大きくなる。
【００２７】
（第２実施形態）
図３〜図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、アンチモンなどのＮ型不純物をＰ−半導体基板１１に注入することにより、Ｎ＋半導体埋込層１２をＰ−半導体基板１１上に形成する。なお、Ｎ＋半導体埋込層１２をＰ−半導体基板１１上に形成する場合、例えば、Ｎ２雰囲気中において１１００℃程度の温度で１時間程度の熱処理を行うことができる。
【００２８】
次に、図３（ｂ）に示すように、エピタキシャル成長によりＮ＋半導体埋込層１２上にＮ−エピタキシャル層１３を形成する。なお、Ｎ＋半導体埋込層１２上にＮ−エピタキシャル層１３を形成する場合、１０１５ｃｍ−３程度の濃度のリンをＮ−エピタキシャル層１３に導入することができる。また、Ｎ−エピタキシャル層１３の厚さは、例えば、５μｍ程度に設定することができる。
【００２９】
次に、図３（ｃ）に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いることにより、埋込絶縁層１４が埋め込まれる溝をＮ−エピタキシャル層１３に選択的に形成する。なお、この溝の深さは、例えば、０．５μｍ程度に設定することができる。
【００３０】
そして、例えば、ＣＶＤなどの方法を用いることにより、この溝が埋め込まれるようにＮ−エピタキシャル層１３上に絶縁膜を形成する。なお、絶縁膜の材料は、例えば、酸化シリコンを用いることができる。また、この絶縁膜の厚さは、例えば、１μｍ程度に設定することができる。
【００３１】
そして、ＣＭＰなどの方法を用いることにより、Ｎ−エピタキシャル層１３の表面が露出するようにＮ−エピタキシャル層１３上の絶縁膜を薄膜化し、Ｎ−エピタキシャル層１３に埋め込まれた埋込絶縁層１４を形成する。
【００３２】
次に、図４（ａ）に示すように、ボロンなどのＰ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｐウェル１５をＮ−エピタキシャル層１３に形成する。なお、Ｐウェル１５は、埋込絶縁層１４と分離されるようにＮ−エピタキシャル層１３に配置することができる。
【００３３】
次に、リンなどのＮ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｎウェル１６をＮ−エピタキシャル層１３に形成する。なお、Ｎウェル１６は、埋込絶縁層１４に端部にかかるとともに、Ｐウェル１５と分離されるようにＮ−エピタキシャル層１３に配置することができる。
なお、Ｐウェル１５およびＮウェル１６をＮ−エピタキシャル層１３に形成する場合、例えば、Ｎ２雰囲気中において１０００℃程度の温度で１時間程度の熱処理を行うことができる。
【００３４】
次に、図４（ｂ）に示すように、リンなどのＮ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｎ型ドリフト層１７をＮ−エピタキシャル層１３に形成する。なお、Ｎ型ドリフト層１７は、Ｐウェル１５とＮウェル１６との間に配置されるとともに、Ｐウェル１５と分離されるようにして、埋込絶縁層１４下に配置することができる。
なお、Ｎ型ドリフト層１７をＮ−エピタキシャル層１３に形成する場合、例えば、Ｎ２雰囲気中において９００℃程度の温度で１０分間程度の熱処理を行うことができる。
【００３５】
次に、図４（ｃ）に示すように、ボロンなどのＰ型不純物をＮ型ドリフト層１７に選択的に注入することにより、Ｎ型ドリフト層１７のＮ型不純物の濃度を薄くし、Ｎ−ダンパ層１８をＮ型ドリフト層１７に形成する。なお、Ｎ−ダンパ層１８に注入されるＰ型不純物の濃度は、Ｎ型ドリフト層１７のＮ型不純物の濃度よりも低くすることができる。また、Ｎ−ダンパ層１８は、Ｎ型ドリフト層１７内の埋込絶縁層１４下に配置することができる。
【００３６】
次に、ボロンなどのＰ型不純物をＮ−ダンパ層１８に選択的に注入することにより、Ｐ−ダンパ層１９をＮ−ダンパ層１８に形成する。なお、Ｎ−ダンパ層１８に注入されるＰ型不純物の濃度は、Ｎ型ドリフト層１７のＮ型不純物の濃度よりも高くすることができる。また、Ｎ−ダンパ層１８は、Ｐ−ダンパ層１９を取り囲むように配置することができる。
なお、Ｎ−ダンパ層１８およびＰ−ダンパ層１９をＮ型ドリフト層１７に形成する場合、例えば、Ｎ２雰囲気中において９００℃程度の温度で２０分間程度の熱処理を行うことができる。
【００３７】
次に、図５（ａ）に示すように、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７の表層を熱酸化することにより、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７上にゲート絶縁膜２０を形成する。なお、ゲート絶縁膜２０の材料は、例えば、シリコン酸化膜を用いることができる。また、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７の表層の熱酸化は、Ｏ２雰囲気中において９００℃程度の温度で熱処理を行うことができる。また、ゲート絶縁膜２０の厚さは、例えば、３０ｎｍ程度に設定することができる。
【００３８】
次に、図５（ｂ）に示すように、ゲート絶縁膜２０上に導電層を形成する。そして、フォトリソグラフィー技術および異方性エッチング技術を用いて導電層をパターニングすることにより、ゲート絶縁膜２０上にゲート電極２１を形成する。なお、ゲート電極２１は、Ｐウェル１５の一部から埋込絶縁層１４の一部にかけて配置することができる。また、ゲート電極２１の材料は、例えば、多結晶シリコンを用いることができる。また、ゲート電極２１の厚さは、例えば、０．３μｍ程度に設定することができる。
【００３９】
次に、図５（ｃ）に示すように、ヒ素などのＮ型不純物をＰウェル１５およびＮウェル１６に選択的に注入することにより、Ｐウェル１５にＮ＋ソース層２３を形成するとともに、Ｎウェル１６にＮ＋ドレイン層２４を形成する。なお、Ｎ＋ソース層２３は、ゲート電極２１の端部に配置されるようにしてＰウェル１５の一部に配置することができる。また、Ｎ＋ドレイン層２４は、埋込絶縁層１４の端部に配置することができる。また、Ｎ＋ソース層２３はゲート電極２１に対して自己整合的に形成し、Ｎ＋ドレイン層２４は埋込絶縁層１４に対して自己整合的に形成することができる。
【００４０】
次に、ボロンなどのＰ型不純物をＰウェル１５に選択的に注入することにより、Ｐウェル１５にＰ＋ソース層２２を形成する。なお、Ｐ＋ソース層２２は、ゲート電極２１から離れた位置に配置することができる。
ここで、Ｐ＋ソース層２２およびＮ＋ソース層２３をＰウェル１５に形成し、Ｎ＋ドレイン層２４をＮウェル１６に形成する場合、例えば、Ｎ２雰囲気中において１０００℃程度の温度で１１０秒程度の熱処理を行うことができる。
【００４１】
ここで、イオン注入のエネルギーを調整することにより、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成することができ、Ｎ型ドリフト層１７の横方向の寸法の増大を抑制しつつ、Ｎ型ドリフト層１７の電界を緩和させることができる。
【００４２】
なお、上述した実施形態では、Ｎチャンネル型横型二重拡散電界効果トランジスタをＰ−半導体基板１１上に形成する方法について説明したが、Ｎ型半導体基板上に形成するようにしてもよい。
また、上述した実施形態では、Ｎチャンネル型横型二重拡散電界効果トランジスタを例にとって説明したが、Ｐチャンネル型横型二重拡散電界効果トランジスタに適用してもよい。
このＰチャンネル型横型二重拡散電界効果トランジスタをＰ−半導体基板上に形成する場合、図１のＮ＋半導体埋込層１２およびＮ−エピタキシャル層１３はそのまま用いた上で、Ｐウェル１５をＮウェル、Ｎウェル１６をＰウェル、Ｎ型ドリフト層１７をＰ型ドリフト層、Ｎ−ダンパ層１８をＰ−ダンパ層、Ｐ−ダンパ層１９をＮ−ダンパ層、 Ｐ＋ソース層２２をＮ＋ソース層、Ｎ＋ソース層２３をＰ＋ソース層、Ｎ＋ドレイン層２４をＰ＋ドレイン層にすればよい。
【符号の説明】
【００４３】
１１ Ｐ−半導体基板、１２ Ｎ＋半導体埋込層、１３ Ｎ−エピタキシャル層、１４ 埋込絶縁層、１５ Ｐウェル、１６ Ｎウェル、１７ Ｎ型ドリフト層、１８ Ｎ−ダンパ層、１９ Ｐ−ダンパ層、２０ ゲート絶縁膜、２１ ゲート電極、２２ Ｐ＋ソース層、２３ Ｎ＋ソース層、２４ Ｎ＋ドレイン層
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を実現する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体装置では、横型二重拡散電界効果トランジスタのソースとドレインとの間の高耐圧化を図る方法として、ドレイン側にドリフト層と呼ばれる高抵抗層を配置し、このドリフト層の長さを大きくすることで、ソースとドレインとの間の電界を緩和する方法がある。
【０００３】
また、例えば、特許文献１には、半導体装置の表層部に、Ｐ−ボディ領域およびＮ−ドリフト領域を形成し、Ｐ−ボディ領域中には、Ｎ+ソース領域を形成し、Ｎ−ドリフト領域中には、Ｎ+ドレイン領域を形成し、Ｐ−ボディ領域とＮ−ドリフト領域との間に、Ｎ−中間領域およびＰ−第２ボディ領域を配置することにより、オン抵抗の増加を抑制しつつ、簡素な製造プロセスでスナップバック特性を改善する方法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３１７７７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ソースとドレインとの間の電界を緩和するためには、ドレイン側に配置されたドリフト層の長さを大きくする必要がある。このため、横型二重拡散電界効果トランジスタの横方向の寸法が増大し、チップ面積の増大を招くという問題があった。
【０００６】
また、特許文献１に開示された方法では、フィールド酸化膜の横にＰ−第２ボディ領域が配置されている。このため、Ｐ−第２ボディ領域をゲート電極下に配置するためのスペースを確保する必要があり、横方向の寸法が増大することから、チップ面積の増大を招くという問題があった。
【０００７】
本発明の目的は、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第一導電型半導体層と、前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置を提供する。
【０００９】
本発明の一態様によれば、第一導電型半導体層に埋込絶縁層を形成する工程と、前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、横方向の寸法の増大を抑制しつつ、ソースとドレインとの間の電界を緩和することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図。
【図２】図２は、図１の半導体装置に形成される等電位線を従来の半導体装置に形成される等電位線と比較して示す断面図。
【図３】図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図４】図４は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１（ａ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。なお、以下の実施形態では、第一導電型としてＮ型、第二導電型としてＰ型を適用した場合を例にとって説明する。また、第二導電型ボディ層としてＰウェル１５を用いた場合を例にとって説明する。
【００１４】
図１において、Ｐ−半導体基板１１上にはＮ＋半導体埋込層１２が形成され、Ｎ＋半導体埋込層１２上にはＮ−エピタキシャル層１３が形成されている。なお、Ｐ−半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＡｌＡｓ、ＧａＩｎＡｓＰまたはＺｎＳｅなどを用いることができる。
【００１５】
また、Ｎ−エピタキシャル層１３には、Ｐウェル１５とＮウェル１６とが互いに分離されるように形成されるとともに、Ｎ型ドリフト層１７がＰウェル１５と分離されるようにＰウェル１５とＮウェル１６との間に形成されている。
【００１６】
また、Ｎ型ドリフト層１７の一部には、埋込絶縁層１４が埋め込まれている。なお、埋込絶縁層１４としては、ＳＴＩ(ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)構造を用いることができる。また、埋込絶縁層１４の材料は、例えば、酸化シリコンを用いることができる。
【００１７】
また、Ｎ型ドリフト層１７にはＰ−ダンパ層１９が形成され、Ｐ−ダンパ層１９は埋込絶縁層１４下に配置されている。また、Ｎ型ドリフト層１７にはＮ−ダンパ層１８が形成され、Ｎ−ダンパ層１８は、Ｐ−ダンパ層１９を取り囲むように配置されている。
なお、Ｎ−ダンパ層１８およびＰ−ダンパ層１９は、埋込絶縁層１４下が空乏化されるように不純物濃度を設定することができる。
【００１８】
そして、Ｐウェル１５の一部から埋込絶縁層１４の一部にかけてゲート絶縁膜２０を介して配置されたゲート電極２１がＰ−半導体基板１１上に形成されている。
また、Ｐウェル１５の一部には、ゲート電極２１下を避けるようにして、Ｐ＋ソース層２２およびＮ＋ソース層２３が形成され、Ｐ＋ソース層２２はゲート電極２１から離れた位置に配置されている。また、Ｎウェル１６には、Ｎ＋ドレイン層２４が形成されている。なお、Ｎ＋ソース層２３はゲート電極２１に対して自己整合的に形成し、Ｎ＋ドレイン層２４は埋込絶縁層１４に対して自己整合的に形成することができる。
【００１９】
なお、Ｎ＋半導体埋込層１２の不純物濃度は１０１８〜１０１９イオン／ｃｍ３、Ｎ−エピタキシャル層１３の不純物濃度は１０１５〜１０１６イオン／ｃｍ３、Ｐウェル１５およびＮウェル１６の不純物濃度は１０１８イオン／ｃｍ３、Ｎ型ドリフト層１７の不純物濃度は１０１７〜１０１８イオン／ｃｍ３、Ｎ−ダンパ層１８およびＰ−ダンパ層１９の不純物濃度は１０１５〜１０１６イオン／ｃｍ３、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびＮ＋ドレイン層２４の不純物濃度は１０２０イオン／ｃｍ３に設定することができる。
【００２０】
また、図１（ａ）に示すように、Ｎ＋ソース層２３はＰ＋ソース層２２を水平面上で取り囲むように配置され、ゲート電極２１はＮ＋ソース層２３を水平面上で取り囲むように配置されている。また、Ｎ型ドリフト層１７、埋込絶縁層１４、Ｎ−ダンパ層１８およびＰ−ダンパ層１９は、ゲート電極２１下に一部が潜り込むようにして、ゲート電極２１を水平面上で取り囲むように配置され、Ｎ＋ドレイン層２４は、埋込絶縁層１４を水平面上で取り囲むように配置されている。
【００２１】
ここで、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成し、埋込絶縁層１４下を空乏化させることにより、埋込絶縁層１４下を高抵抗化することが可能となる。このため、Ｎ型ドリフト層１７に形成される等電位線をＰ−ダンパ層１９およびＮ−ダンパ層１８を介して深さ方向に導くことが可能となり、この等電位線の間隔を広げることが可能となることから、Ｎ型ドリフト層１７の横方向の寸法の増大を抑制しつつ、Ｎ型ドリフト層１７の電界を緩和することが可能となる。
【００２２】
なお、図１の実施形態では、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成する方法について説明したが、Ｐ−ダンパ層１９のみ形成し、Ｎ−ダンパ層１８は省いてもよい。
【００２３】
図２は、図１の半導体装置に形成される等電位線を従来の半導体装置に形成される等電位線と比較して示す断面図である。
図２（ａ）において、図１のＮチャンネル型横型二重拡散電界効果トランジスタを動作させる場合、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびゲート電極２１に比べてＮ＋ドレイン層２４に高電圧が印加される。例えば、Ｐ＋ソース層２２、Ｎ＋ソース層２３およびゲート電極２１に０Ｖが印加され、Ｎ＋ドレイン層２４に１０Ｖが印加されたものとする。
【００２４】
この場合、ゲート電極２１とＮ＋ドレイン層２４との間の電位差は１０Ｖになり、Ｎ型ドリフト層１７に高電界が印加される。そして、Ｎ型ドリフト層１７に高電界が印加されると、Ｎ型ドリフト層１７には等電位線Ｅ１が形成される。ここで、埋込絶縁層１４下は、Ｐ−ダンパ層１９およびＮ−ダンパ層１８にて高抵抗化されているため、この等電位線Ｅ１はＮ型ドリフト層１７の深さ方向に導かれ、この等電位線の間隔が広げられることから、Ｎ型ドリフト層１７の電界が緩和される。
【００２５】
このように、Ｐ−ダンパ層１９およびＮ−ダンパ層１８が埋込絶縁層１４に形成された構造は、埋込絶縁層１４の深さを大きくした構造と同様の作用を示すことができる。このため、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成することにより、埋込絶縁層１４の深さの増大を抑えつつ、Ｎ型ドリフト層１７の電界が緩和させることができる。
【００２６】
一方、図２（ｂ）において、Ｐ−ダンパ層１９およびＮ−ダンパ層１８が埋込絶縁層１４下にない場合、埋込絶縁層１４下の抵抗が小さいため、Ｎ型ドリフト層１７下に形成された等電位線Ｅ２が埋込絶縁層１４とＮ型ドリフト層１７との境界で急激に折れ曲がる。
このため、Ｎ型ドリフト層１７下に形成された等電位線Ｅ２の間隔が狭くなり、Ｎ型ドリフト層１７の電界が大きくなる。
【００２７】
（第２実施形態）
図３〜図５は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、アンチモンなどのＮ型不純物をＰ−半導体基板１１に注入することにより、Ｎ＋半導体埋込層１２をＰ−半導体基板１１上に形成する。なお、Ｎ＋半導体埋込層１２をＰ−半導体基板１１上に形成する場合、例えば、Ｎ２雰囲気中において１１００℃程度の温度で１時間程度の熱処理を行うことができる。
【００２８】
次に、図３（ｂ）に示すように、エピタキシャル成長によりＮ＋半導体埋込層１２上にＮ−エピタキシャル層１３を形成する。なお、Ｎ＋半導体埋込層１２上にＮ−エピタキシャル層１３を形成する場合、１０１５ｃｍ−３程度の濃度のリンをＮ−エピタキシャル層１３に導入することができる。また、Ｎ−エピタキシャル層１３の厚さは、例えば、５μｍ程度に設定することができる。
【００２９】
次に、図３（ｃ）に示すように、フォトリソグラフィー技術および異方性エッチング技術を用いることにより、埋込絶縁層１４が埋め込まれる溝をＮ−エピタキシャル層１３に選択的に形成する。なお、この溝の深さは、例えば、０．５μｍ程度に設定することができる。
【００３０】
そして、例えば、ＣＶＤなどの方法を用いることにより、この溝が埋め込まれるようにＮ−エピタキシャル層１３上に絶縁膜を形成する。なお、絶縁膜の材料は、例えば、酸化シリコンを用いることができる。また、この絶縁膜の厚さは、例えば、１μｍ程度に設定することができる。
【００３１】
そして、ＣＭＰなどの方法を用いることにより、Ｎ−エピタキシャル層１３の表面が露出するようにＮ−エピタキシャル層１３上の絶縁膜を薄膜化し、Ｎ−エピタキシャル層１３に埋め込まれた埋込絶縁層１４を形成する。
【００３２】
次に、図４（ａ）に示すように、ボロンなどのＰ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｐウェル１５をＮ−エピタキシャル層１３に形成する。なお、Ｐウェル１５は、埋込絶縁層１４と分離されるようにＮ−エピタキシャル層１３に配置することができる。
【００３３】
次に、リンなどのＮ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｎウェル１６をＮ−エピタキシャル層１３に形成する。なお、Ｎウェル１６は、埋込絶縁層１４に端部にかかるとともに、Ｐウェル１５と分離されるようにＮ−エピタキシャル層１３に配置することができる。
なお、Ｐウェル１５およびＮウェル１６をＮ−エピタキシャル層１３に形成する場合、例えば、Ｎ２雰囲気中において１０００℃程度の温度で１時間程度の熱処理を行うことができる。
【００３４】
次に、図４（ｂ）に示すように、リンなどのＮ型不純物をＮ−エピタキシャル層１３に選択的に注入することにより、Ｎ型ドリフト層１７をＮ−エピタキシャル層１３に形成する。なお、Ｎ型ドリフト層１７は、Ｐウェル１５とＮウェル１６との間に配置されるとともに、Ｐウェル１５と分離されるようにして、埋込絶縁層１４下に配置することができる。
なお、Ｎ型ドリフト層１７をＮ−エピタキシャル層１３に形成する場合、例えば、Ｎ２雰囲気中において９００℃程度の温度で１０分間程度の熱処理を行うことができる。
【００３５】
次に、図４（ｃ）に示すように、ボロンなどのＰ型不純物をＮ型ドリフト層１７に選択的に注入することにより、Ｎ型ドリフト層１７のＮ型不純物の濃度を薄くし、Ｎ−ダンパ層１８をＮ型ドリフト層１７に形成する。なお、Ｎ−ダンパ層１８に注入されるＰ型不純物の濃度は、Ｎ型ドリフト層１７のＮ型不純物の濃度よりも低くすることができる。また、Ｎ−ダンパ層１８は、Ｎ型ドリフト層１７内の埋込絶縁層１４下に配置することができる。
【００３６】
次に、ボロンなどのＰ型不純物をＮ−ダンパ層１８に選択的に注入することにより、Ｐ−ダンパ層１９をＮ−ダンパ層１８に形成する。なお、Ｎ−ダンパ層１８に注入されるＰ型不純物の濃度は、Ｎ型ドリフト層１７のＮ型不純物の濃度よりも高くすることができる。また、Ｎ−ダンパ層１８は、Ｐ−ダンパ層１９を取り囲むように配置することができる。
なお、Ｎ−ダンパ層１８およびＰ−ダンパ層１９をＮ型ドリフト層１７に形成する場合、例えば、Ｎ２雰囲気中において９００℃程度の温度で２０分間程度の熱処理を行うことができる。
【００３７】
次に、図５（ａ）に示すように、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７の表層を熱酸化することにより、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７上にゲート絶縁膜２０を形成する。なお、ゲート絶縁膜２０の材料は、例えば、シリコン酸化膜を用いることができる。また、Ｎ−エピタキシャル層１３、Ｐウェル１５、Ｎウェル１６およびＮ型ドリフト層１７の表層の熱酸化は、Ｏ２雰囲気中において９００℃程度の温度で熱処理を行うことができる。また、ゲート絶縁膜２０の厚さは、例えば、３０ｎｍ程度に設定することができる。
【００３８】
次に、図５（ｂ）に示すように、ゲート絶縁膜２０上に導電層を形成する。そして、フォトリソグラフィー技術および異方性エッチング技術を用いて導電層をパターニングすることにより、ゲート絶縁膜２０上にゲート電極２１を形成する。なお、ゲート電極２１は、Ｐウェル１５の一部から埋込絶縁層１４の一部にかけて配置することができる。また、ゲート電極２１の材料は、例えば、多結晶シリコンを用いることができる。また、ゲート電極２１の厚さは、例えば、０．３μｍ程度に設定することができる。
【００３９】
次に、図５（ｃ）に示すように、ヒ素などのＮ型不純物をＰウェル１５およびＮウェル１６に選択的に注入することにより、Ｐウェル１５にＮ＋ソース層２３を形成するとともに、Ｎウェル１６にＮ＋ドレイン層２４を形成する。なお、Ｎ＋ソース層２３は、ゲート電極２１の端部に配置されるようにしてＰウェル１５の一部に配置することができる。また、Ｎ＋ドレイン層２４は、埋込絶縁層１４の端部に配置することができる。また、Ｎ＋ソース層２３はゲート電極２１に対して自己整合的に形成し、Ｎ＋ドレイン層２４は埋込絶縁層１４に対して自己整合的に形成することができる。
【００４０】
次に、ボロンなどのＰ型不純物をＰウェル１５に選択的に注入することにより、Ｐウェル１５にＰ＋ソース層２２を形成する。なお、Ｐ＋ソース層２２は、ゲート電極２１から離れた位置に配置することができる。
ここで、Ｐ＋ソース層２２およびＮ＋ソース層２３をＰウェル１５に形成し、Ｎ＋ドレイン層２４をＮウェル１６に形成する場合、例えば、Ｎ２雰囲気中において１０００℃程度の温度で１１０秒程度の熱処理を行うことができる。
【００４１】
ここで、イオン注入のエネルギーを調整することにより、埋込絶縁層１４下にＰ−ダンパ層１９およびＮ−ダンパ層１８を形成することができ、Ｎ型ドリフト層１７の横方向の寸法の増大を抑制しつつ、Ｎ型ドリフト層１７の電界を緩和させることができる。
【００４２】
なお、上述した実施形態では、Ｎチャンネル型横型二重拡散電界効果トランジスタをＰ−半導体基板１１上に形成する方法について説明したが、Ｎ型半導体基板上に形成するようにしてもよい。
また、上述した実施形態では、Ｎチャンネル型横型二重拡散電界効果トランジスタを例にとって説明したが、Ｐチャンネル型横型二重拡散電界効果トランジスタに適用してもよい。
このＰチャンネル型横型二重拡散電界効果トランジスタをＰ−半導体基板上に形成する場合、図１のＮ＋半導体埋込層１２およびＮ−エピタキシャル層１３はそのまま用いた上で、Ｐウェル１５をＮウェル、Ｎウェル１６をＰウェル、Ｎ型ドリフト層１７をＰ型ドリフト層、Ｎ−ダンパ層１８をＰ−ダンパ層、Ｐ−ダンパ層１９をＮ−ダンパ層、 Ｐ＋ソース層２２をＮ＋ソース層、Ｎ＋ソース層２３をＰ＋ソース層、Ｎ＋ドレイン層２４をＰ＋ドレイン層にすればよい。
【符号の説明】
【００４３】
１１ Ｐ−半導体基板、１２ Ｎ＋半導体埋込層、１３ Ｎ−エピタキシャル層、１４ 埋込絶縁層、１５ Ｐウェル、１６ Ｎウェル、１７ Ｎ型ドリフト層、１８ Ｎ−ダンパ層、１９ Ｐ−ダンパ層、２０ ゲート絶縁膜、２１ ゲート電極、２２ Ｐ＋ソース層、２３ Ｎ＋ソース層、２４ Ｎ＋ドレイン層
【特許請求の範囲】
【請求項１】
第一導電型半導体層と、
前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、
前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、
前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、
前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置。
【請求項２】
前記第一導電型ドリフト層に形成され、前記第二導電型不純物層を取り囲むように配置された第一導電型不純物層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一導電型不純物層の不純物濃度は、前記第一導電型ドリフト層の不純物濃度よりも薄いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記埋込絶縁層下は前記第二導電型不純物層によって空乏化されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
第一導電型半導体層に埋込絶縁層を形成する工程と、
前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、
前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、
前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、
前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、
前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
第一導電型半導体層と、
前記第一導電型半導体層の一部に形成された第二導電型ボディ層と、
前記第二導電型ボディ層の一部に形成された第一導電型ソース層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成された第一導電型ドレイン層と、
前記第二導電型ボディ層と分離されるようにして前記第一導電型半導体層の一部に形成され、前記第二導電型ボディ層と前記第一導電型ドレイン層との間に配置された第一導電型ドリフト層と、
前記第一導電型ドリフト層に埋め込まれた埋込絶縁層と、
前記第一導電型ドリフト層に形成され、前記埋込絶縁層下に配置された第二導電型不純物層と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極とを備えることを特徴とする半導体装置。
【請求項２】
前記第一導電型ドリフト層に形成され、前記第二導電型不純物層を取り囲むように配置された第一導電型不純物層をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一導電型不純物層の不純物濃度は、前記第一導電型ドリフト層の不純物濃度よりも薄いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記埋込絶縁層下は前記第二導電型不純物層によって空乏化されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
第一導電型半導体層に埋込絶縁層を形成する工程と、
前記埋込絶縁層と隔てて配置された第二導電型ボディ層を前記第一導電型半導体層に形成する工程と、
前記第二導電型ボディ層と隔てられるようにして前記埋込絶縁層下に配置された第一導電型ドリフト層を前記第一導電型半導体層に形成する工程と、
前記埋込絶縁層下に配置された第二導電型不純物層を前記第一導電型ドリフト層内に形成する工程と、
前記第二導電型ボディ層上にゲート絶縁膜を形成する工程と、
前記第二導電型ボディ層の一部から前記埋込絶縁層の一部にかけて配置されたゲート電極を前記ゲート絶縁膜を介して形成する工程と、
前記ゲート電極に自己整合的に配置された第一導電型ソース層を前記第二導電型ボディ層に形成するとともに、前記埋込絶縁層に自己整合的に配置された第一導電型ドレイン層を前記第一導電型半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１９９４２４（Ｐ２０１０−１９９４２４Ａ）
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願番号】特願２００９−４４５３９（Ｐ２００９−４４５３９）
【出願日】平成２１年２月２６日（２００９．２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年９月９日（２０１０．９．９）
【国際特許分類】
【出願日】平成２１年２月２６日（２００９．２．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]