半導体素子及びその製造方法
【課題】半導体素子及びその製造方法を提供する。
【解決手段】この半導体素子の製造方法は、半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階、半導体基板に第2導電型不純物を注入して、第1ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第2導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階、拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階、及びゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、を含む。
【解決手段】この半導体素子の製造方法は、半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階、半導体基板に第2導電型不純物を注入して、第1ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第2導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階、拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階、及びゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に係り、より詳細には、高電圧半導体素子に関するものである。
【背景技術】
【0002】
近年、市場が大きく拡張しているLCD、PDP、OLEDなどの平板ディスプレイ用駆動LSI(large-scale integration)、自動車用LSI、OA及び周辺機器用LSI、並びにモーター駆動LSIに用いられる回路は、高電圧素子及び低電圧ロジック素子を一つのチップ内に集積している。
【0003】
高電圧素子及び低電圧ロジック素子が一つのチップに集積されるPMIC(Power management Integrated Circuit)製品が日々発展しつつあり、その応用分野も増加の一路をたどっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般に、高電圧素子を形成するために、ロジック素子を形成する前に、高電圧素子のためのウェル形成工程と拡張ドレイン(extended drain)領域形成工程を行う。しかしながら、これらの高電圧素子形成のための工程ステップは、全体の製造工程ステップの増加をもたらし、それに伴って製造コストが増加したり、高電圧用ウェル及びロジック用ウェルの混用により素子のしきい電圧の不安定性を誘発したりする恐れがある。また、高電圧素子と低電圧ロジック素子とが一つのチップに集積されるから、素子の小型化に限界がありうる。
【0005】
上記の点に鑑みて、本発明は、ロジック素子のドレイン領域に一つの工程ステップのみを追加することによって局部的に低濃度のウェル領域と低濃度の拡張ドレイン領域を形成し、局部的な低濃度のウェルタイプを有する高電圧素子及びその製造方法を提供することを技術的課題とする。
【課題を解決するための手段】
【0006】
上記の課題を解決するための本発明の実施例による半導体素子の製造方法は、半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階、半導体基板に第2導電型不純物を注入して、第1ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第2導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階、拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階、及びゲートの一側の拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階を含む。
【0007】
上記の課題を解決するための本発明の実施例による半導体素子は、半導体基板に形成される第1導電型の第1ウェル、第1ウェルの一領域と重なるように半導体基板に形成される拡張されたドレイン、第1ウェルの他の領域と重なるように形成される第1導電型の第2ウェル、拡張されたドレインと一部重なる第1ウェル上に形成されるゲート、及びゲートの一側における拡張されたドレイン領域に第2導電型不純物が注入されて形成されるドレイン領域を含む。
【発明の効果】
【0008】
本発明の半導体素子及びその製造方法によると、一つのマスクとイオン注入工程を用いて高電圧素子の製造が可能となり、高電圧素子の大きさを小さくすることによってドレイン及びソース間のパンチスルー(punchthrough)を抑制し、ゲートをイオン注入マスクとして自己整列された拡張されたドレインを形成できるという効果がある。
【図面の簡単な説明】
【0009】
【図1A】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1B】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1C】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1D】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図2A】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2B】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2C】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2D】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3A】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3B】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3C】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3D】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図4】本発明のさらに他の実施例による半導体素子の断面図である。
【図5】図1Dに示す半導体素子のドレイン領域下部における垂直方向ドーピングプロファイルを示す。
【発明を実施するための形態】
【0010】
以下、本発明の技術的課題及び特徴は、添付の図面及び実施例についての説明から明白になる。本発明について具体的に説明すると、下記の通りである。
【0011】
図1A〜図1Dは、本発明の実施例による半導体素子の製造方法を示す図である。
【0012】
まず、図1Aに示すように、素子分離膜115の形成されている半導体基板110を準備する。素子分離膜115は、STI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)技術を用いて形成することができる。素子分離膜115により半導体基板110は素子分離領域と活性領域とに定義されることができる。半導体基板110はシリコン基板とすることができる。ここで、半導体基板110は、第1導電型または第2導電型不純物が注入されることができ、不純物の濃度は5E16 atoms/cm2とすることができる。
【0013】
半導体基板110の活性領域に第1導電型不純物イオンを局部的に注入して第1ウェル125を形成する。例えば、半導体基板110上にフォトリソグラフィ工程を行い、半導体基板の一部を露出させる第1フォトレジストパターン120を形成する。続いて、第1フォトレジストパターン120をマスクとして5E16〜1E18 atoms/cm2濃度の第1導電型不純物を露出された半導体基板110に注入することで、第1ウェル125を形成することができる。この時、多重イオン注入を用いて第1ウェル125を形成することができる、例えば、ウェルイオン注入、パンチスルーストップ(punchthrough stop)イオン注入、及びしきい電圧制御用イオン注入を含むことができる。そして、第1ウェル125は、リトログレードウェル(retrograde well)形態であってもよく、拡散されたウェル(diffused well)形態であってもよい。
【0014】
次に、図1Bに示すように、第1フォトレジストパターン120をアッシングまたはストリッピング工程によって除去する。第1ウェル125の形成されている半導体基板110に第2導電型不純物を注入して、第1ウェル125の一領域と重なる拡張されたドレイン(extended drain)135、及び第1ウェル125の他の領域と重なる第1導電型の第2ウェル140を形成する。第2ウェル140は、拡張されたドレイン135の下部に形成されることができる。拡張されたドレイン135に注入される不純物の濃度は、1E17〜5E18 atoms/cm2とすることができる。
【0015】
例えば、第1ウェル125の中央領域を覆う第2フォトレジストパターン130を形成する。中央領域以外の、第2フォトレジストパターン130により露出された第1ウェル領域125の縁部領域、及び半導体基板110に第2導電型不純物を注入する第1インプラント工程を行い、第1ウェル125と一領域が重なる拡張されたドレイン135を形成することができる。この時、拡張されたドレイン135は、第1ウェル125の上部両側の縁部領域と重なるように形成されることができる。
【0016】
第1インプラント工程は、第1ウェル125と一領域が重なる拡張されたドレイン135を形成するために、第2導電型不純物を斜めイオン注入することができる。
【0017】
続いて、第2フォトレジストパターン130をマスクとして第2導電型不純物を注入する第2インプラント工程を行い、第1ウェル125の他の領域と重なる第1導電型の第2ウェル140を、拡張されたドレイン135下部の半導体基板内に形成する。この時、第2ウェル140は、第1ウェル125の下部両側の縁部領域と重なるように形成されることができ、かつ、素子分離膜115の下部領域まで拡張されることができる。
【0018】
このように、拡張されたドレイン135と第2ウェル140との間に低いドーピング領域を形成することで、高い降伏電圧(Breakdown voltage)を形成することができ、素子間に絶縁を可能にする。この時、RP(Range of projection)の深さは、設計する降伏電圧及び素子分離膜115の深さに基づいて半導体基板110の表面から0.3〜2.0μmとすることができる。
【0019】
次に、図1Cに示すように、第2フォトレジストパターン130を除去する。そして、拡張されたドレイン135と一部重なる第1ウェル125上に、ゲート絶縁膜142及びゲート電極144が積層されてなるゲート150を形成する。ここで、ゲート150は、下部に、第1ウェル125、及び拡張されたドレイン領域135と第1ウェル125とが重なり合った領域とが位置するように形成されることができる。
【0020】
ゲート150の側壁にスペーサ155を形成する。スペーサ155は、第1ウェル125の上部の縁部領域上に一部重なって形成されることができる。
【0021】
次に、図1Dに示すように、ゲート150の一側における拡張されたドレイン領域135に第2導電型不純物を注入することでドレイン領域165を形成し、ゲート150の他側における拡張されたドレイン領域135に第2導電型不純物を注入することでソース領域170を形成する。
【0022】
高電圧素子の降伏電圧を調節するために、ドレイン領域165をゲート150から一定の距離離間して形成し、これにより、ゲート150下部のチャネル領域とドレイン領域165との間に低濃度の拡張ドレイン領域135を形成できる。
【0023】
ここで、高電圧半導体素子の降伏電圧特性及びホットキャリア(Hot carrier)特性は、拡張されたドレイン領域135と第1ウェル125とが重なり合った領域の幅、及びゲート150下部のチャネル領域とドレイン領域165との間に存在する低濃度の拡張ドレイン領域135の幅によって制御されることができる。例えば、拡張されたドレイン領域135と第1ウェル125とが重なり合った領域の幅、及びゲート150下部のチャネル領域とドレイン領域165との間に存在する低濃度の拡張ドレイン領域135の幅を増加させることによって、降伏電圧を増加させることができる。
【0024】
図2A〜図2Dは、本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【0025】
まず、図2Aに示すように、素子分離膜215の形成されている半導体基板210に第1導電型不純物を注入して第1ウェル220を形成する。例えば、半導体基板210上に、素子分離膜215及びこれに隣接する半導体基板210の一部を露出させる第1フォトレジストパターン222を形成する、続いて、第1フォトレジストパターン222をマスクとし、5E16〜1E18 atoms/cm2濃度の第1導電型不純物を、露出された半導体基板110に注入することで、素子分離膜215に接する第1ウェル220を形成することができる。
【0026】
次に、図2Bに示すように、第1フォトレジストパターン222をアッシングまたはストリッピング工程によって除去する。そして、第1ウェル220の一側上部の縁部領域と重なる拡張されたドレイン領域230を半導体基板210に形成する。
【0027】
例えば、素子分離膜215及び第1ウェル220の一部は覆い、第1ウェル220の縁部領域は露出させる第2フォトレジストパターン225を形成し、第2フォトレジストパターン225をマスクとし、第1ウェル220の上部の縁部領域及びこれに隣接した半導体基板210に、1E17〜5E18 atoms/cm2濃度の第2導電型不純物を注入する第1インプラント工程を行うことで、拡張されたドレイン領域230を形成することができる。
【0028】
第2フォトレジストパターン225をマスクとして第2導電型不純物を半導体基板に注入することで、第1ウェル220の下部の縁部領域と重なるとともに、素子分離膜215の下部領域まで拡張される第2ウェル240を、拡張されたドレイン領域230の下部に形成する。
【0029】
図2Bに図示された拡張されたドレイン領域230は、図1Bに示す拡張されたドレイン領域と類似の方法で形成することができる。
【0030】
次に、図2Cに示すように、第1ウェル220上に、ゲート絶縁膜242及びゲート電極244が積層されてなるゲート250を形成する。ここで、ゲート250は、下部に、第1ウェル220、及び拡張されたドレイン領域230と第1ウェル220とが重なり合った領域が位置するように形成されることができる。
【0031】
次いで、図2Dに示すように、ゲート250一側における拡張されたドレイン領域230に第2導電型不純物を注入することによってドレイン領域260を形成し、ゲート250他側における第1ウェル220に第2導電型不純物を注入することによってソース領域265を形成する。ドレイン領域260は、ゲート250から一定の距離離間して形成され、ソース領域265は、素子分離膜215とゲート250に接するように第1ウェル220に形成されることができる。
【0032】
図3A〜図3Dは、本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【0033】
図3Aに示すように、素子分離膜315の形成されている半導体基板310に第1導電型の第1ウェル325を形成する。
【0034】
次に、図3Bに示すように、第1ウェル325上に、ゲート絶縁膜330及びゲート電極335が積層されてなるゲート340を形成する。ここで、第1ウェル325の両側の縁部領域は露出されるようにしてゲート340を形成する。
【0035】
次に、図3Cに示すように、ゲート340をマスクとし、1E17〜5E18 atoms/cm2濃度の第2導電型不純物を注入することで、第1ウェル325の一領域と重なる拡張されたドレイン領域345を形成する。ここで、ゲート340をマスクとして不純物を注入することから、自己整列された(self-aligned)拡張されたドレイン領域345を形成することができる。
【0036】
例えば、拡張されたドレイン領域345は、第1ウェル325の両側上部の縁部領域と重なるように形成されることができる。第1ウェル325の両側上部の縁部領域と重なるようにして拡張されたドレイン領域345を形成するために、斜めイオン注入が行われることができる。
【0037】
そして、ゲート340をマスクとして第2導電型不純物を注入することによって、拡張されたドレイン領域345下部の半導体基板310内に、第1ウェル325の他の領域と重なるようにして第1導電型の第2ウェル350を形成する。
【0038】
例えば、第1ウェル325の下部両側の縁部領域と重なるとともに、素子分離膜315の下部領域まで拡張される第2ウェル350を形成することができる。この時、第2導電型不純物がゲート340を通過し、ゲート340と対応する第1ウェル325の下部の一部領域中にも第2ウェル350−1がさらに形成されることができる。すなわち、半導体基板310とゲート340との段差によって第1ウェル325の下部の一部領域中にさらに形成される第2ウェル350−1は、第1ウェル325の両側下部の一部領域と重なる第2ウェル350よりも上部に形成されることができる。
【0039】
図3Aで第1ウェル325を形成しなくてもよく、図3Cに示すように、段差を用いてゲート340の下部の半導体基板及び拡張されたドレイン領域345下部の半導体基板310内にそれぞれ第1導電型の第2ウェル350,350−1を形成することもできる。
【0040】
次いで、図3Dに示すように、ゲート340の一側における拡張されたドレイン領域345に第2導電型不純物を注入することでドレイン領域362を形成し、ゲート340の他側における拡張されたドレイン領域345に第2導電型不純物を注入することでソース領域364を形成する。ドレイン領域362とソース領域364は一つのマスクを用いて同時に形成することもできる。
【0041】
図4は、本発明のさらに他の実施例による非対称型高電圧半導体素子を示す断面図である。まず、図4では、図3A及び図3Bと同じ工程が行われる。しかし、図3C及び図3Dとは違い、図4では、第1ウェル420の一側上部の縁部領域のみと重なり合う拡張されたドレイン領域435を形成する。
【0042】
続いて、第2導電型不純物を半導体基板に注入して、第1ウェル420の下部一側の縁部領域と重なるとともに、素子分離膜415の下部領域まで拡張される第2ウェル440を、拡張されたドレイン領域435の下部に形成する。この時、第2導電型不純物がゲート430を通過し、ゲート430と対応する第1ウェル420の下部の一部領域にも第2ウェル440−1がさらに形成されることができる。
【0043】
そして、ゲート430の一側における拡張されたドレイン領域435に第2導電型不純物を注入して、ゲート150から一定の距離離間するドレイン領域450を形成し、また、ゲート430の他側における第1ウェル420に第2導電型不純物を注入して、素子分離膜215とゲート430に接するソース領域455を形成する。
【0044】
図5は、図1Dに示す半導体素子のドレイン領域下部の垂直方向Aにおけるドーピングプロファイルである。図5を参照すると、拡張されたドレイン135と第2ウェル140との間に低いドーピング領域(例えば、半導体基板領域)を形成することによって、高い降伏電圧(Break down voltage)を形成でき、素子間に絶縁を可能にすることができる。
【0045】
以上では具体的な実施例及び添付の図面を挙げて本発明を説明したが、これに限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明白である。したがって、本発明の技術的範囲は明細書中の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められるべきである。
【技術分野】
【0001】
本発明は、半導体素子に係り、より詳細には、高電圧半導体素子に関するものである。
【背景技術】
【0002】
近年、市場が大きく拡張しているLCD、PDP、OLEDなどの平板ディスプレイ用駆動LSI(large-scale integration)、自動車用LSI、OA及び周辺機器用LSI、並びにモーター駆動LSIに用いられる回路は、高電圧素子及び低電圧ロジック素子を一つのチップ内に集積している。
【0003】
高電圧素子及び低電圧ロジック素子が一つのチップに集積されるPMIC(Power management Integrated Circuit)製品が日々発展しつつあり、その応用分野も増加の一路をたどっている。
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般に、高電圧素子を形成するために、ロジック素子を形成する前に、高電圧素子のためのウェル形成工程と拡張ドレイン(extended drain)領域形成工程を行う。しかしながら、これらの高電圧素子形成のための工程ステップは、全体の製造工程ステップの増加をもたらし、それに伴って製造コストが増加したり、高電圧用ウェル及びロジック用ウェルの混用により素子のしきい電圧の不安定性を誘発したりする恐れがある。また、高電圧素子と低電圧ロジック素子とが一つのチップに集積されるから、素子の小型化に限界がありうる。
【0005】
上記の点に鑑みて、本発明は、ロジック素子のドレイン領域に一つの工程ステップのみを追加することによって局部的に低濃度のウェル領域と低濃度の拡張ドレイン領域を形成し、局部的な低濃度のウェルタイプを有する高電圧素子及びその製造方法を提供することを技術的課題とする。
【課題を解決するための手段】
【0006】
上記の課題を解決するための本発明の実施例による半導体素子の製造方法は、半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階、半導体基板に第2導電型不純物を注入して、第1ウェルの一領域と重なる拡張されたドレインを形成する段階、半導体基板に第2導電型不純物を注入して、拡張されたドレイン下部の半導体基板内に、第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階、拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階、及びゲートの一側の拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階を含む。
【0007】
上記の課題を解決するための本発明の実施例による半導体素子は、半導体基板に形成される第1導電型の第1ウェル、第1ウェルの一領域と重なるように半導体基板に形成される拡張されたドレイン、第1ウェルの他の領域と重なるように形成される第1導電型の第2ウェル、拡張されたドレインと一部重なる第1ウェル上に形成されるゲート、及びゲートの一側における拡張されたドレイン領域に第2導電型不純物が注入されて形成されるドレイン領域を含む。
【発明の効果】
【0008】
本発明の半導体素子及びその製造方法によると、一つのマスクとイオン注入工程を用いて高電圧素子の製造が可能となり、高電圧素子の大きさを小さくすることによってドレイン及びソース間のパンチスルー(punchthrough)を抑制し、ゲートをイオン注入マスクとして自己整列された拡張されたドレインを形成できるという効果がある。
【図面の簡単な説明】
【0009】
【図1A】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1B】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1C】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図1D】本発明の実施例による半導体素子の製造方法を示す工程断面図である。
【図2A】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2B】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2C】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図2D】本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3A】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3B】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3C】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図3D】本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【図4】本発明のさらに他の実施例による半導体素子の断面図である。
【図5】図1Dに示す半導体素子のドレイン領域下部における垂直方向ドーピングプロファイルを示す。
【発明を実施するための形態】
【0010】
以下、本発明の技術的課題及び特徴は、添付の図面及び実施例についての説明から明白になる。本発明について具体的に説明すると、下記の通りである。
【0011】
図1A〜図1Dは、本発明の実施例による半導体素子の製造方法を示す図である。
【0012】
まず、図1Aに示すように、素子分離膜115の形成されている半導体基板110を準備する。素子分離膜115は、STI(Shallow Trench Isolation)またはLOCOS(LOCal Oxidation of Silicon)技術を用いて形成することができる。素子分離膜115により半導体基板110は素子分離領域と活性領域とに定義されることができる。半導体基板110はシリコン基板とすることができる。ここで、半導体基板110は、第1導電型または第2導電型不純物が注入されることができ、不純物の濃度は5E16 atoms/cm2とすることができる。
【0013】
半導体基板110の活性領域に第1導電型不純物イオンを局部的に注入して第1ウェル125を形成する。例えば、半導体基板110上にフォトリソグラフィ工程を行い、半導体基板の一部を露出させる第1フォトレジストパターン120を形成する。続いて、第1フォトレジストパターン120をマスクとして5E16〜1E18 atoms/cm2濃度の第1導電型不純物を露出された半導体基板110に注入することで、第1ウェル125を形成することができる。この時、多重イオン注入を用いて第1ウェル125を形成することができる、例えば、ウェルイオン注入、パンチスルーストップ(punchthrough stop)イオン注入、及びしきい電圧制御用イオン注入を含むことができる。そして、第1ウェル125は、リトログレードウェル(retrograde well)形態であってもよく、拡散されたウェル(diffused well)形態であってもよい。
【0014】
次に、図1Bに示すように、第1フォトレジストパターン120をアッシングまたはストリッピング工程によって除去する。第1ウェル125の形成されている半導体基板110に第2導電型不純物を注入して、第1ウェル125の一領域と重なる拡張されたドレイン(extended drain)135、及び第1ウェル125の他の領域と重なる第1導電型の第2ウェル140を形成する。第2ウェル140は、拡張されたドレイン135の下部に形成されることができる。拡張されたドレイン135に注入される不純物の濃度は、1E17〜5E18 atoms/cm2とすることができる。
【0015】
例えば、第1ウェル125の中央領域を覆う第2フォトレジストパターン130を形成する。中央領域以外の、第2フォトレジストパターン130により露出された第1ウェル領域125の縁部領域、及び半導体基板110に第2導電型不純物を注入する第1インプラント工程を行い、第1ウェル125と一領域が重なる拡張されたドレイン135を形成することができる。この時、拡張されたドレイン135は、第1ウェル125の上部両側の縁部領域と重なるように形成されることができる。
【0016】
第1インプラント工程は、第1ウェル125と一領域が重なる拡張されたドレイン135を形成するために、第2導電型不純物を斜めイオン注入することができる。
【0017】
続いて、第2フォトレジストパターン130をマスクとして第2導電型不純物を注入する第2インプラント工程を行い、第1ウェル125の他の領域と重なる第1導電型の第2ウェル140を、拡張されたドレイン135下部の半導体基板内に形成する。この時、第2ウェル140は、第1ウェル125の下部両側の縁部領域と重なるように形成されることができ、かつ、素子分離膜115の下部領域まで拡張されることができる。
【0018】
このように、拡張されたドレイン135と第2ウェル140との間に低いドーピング領域を形成することで、高い降伏電圧(Breakdown voltage)を形成することができ、素子間に絶縁を可能にする。この時、RP(Range of projection)の深さは、設計する降伏電圧及び素子分離膜115の深さに基づいて半導体基板110の表面から0.3〜2.0μmとすることができる。
【0019】
次に、図1Cに示すように、第2フォトレジストパターン130を除去する。そして、拡張されたドレイン135と一部重なる第1ウェル125上に、ゲート絶縁膜142及びゲート電極144が積層されてなるゲート150を形成する。ここで、ゲート150は、下部に、第1ウェル125、及び拡張されたドレイン領域135と第1ウェル125とが重なり合った領域とが位置するように形成されることができる。
【0020】
ゲート150の側壁にスペーサ155を形成する。スペーサ155は、第1ウェル125の上部の縁部領域上に一部重なって形成されることができる。
【0021】
次に、図1Dに示すように、ゲート150の一側における拡張されたドレイン領域135に第2導電型不純物を注入することでドレイン領域165を形成し、ゲート150の他側における拡張されたドレイン領域135に第2導電型不純物を注入することでソース領域170を形成する。
【0022】
高電圧素子の降伏電圧を調節するために、ドレイン領域165をゲート150から一定の距離離間して形成し、これにより、ゲート150下部のチャネル領域とドレイン領域165との間に低濃度の拡張ドレイン領域135を形成できる。
【0023】
ここで、高電圧半導体素子の降伏電圧特性及びホットキャリア(Hot carrier)特性は、拡張されたドレイン領域135と第1ウェル125とが重なり合った領域の幅、及びゲート150下部のチャネル領域とドレイン領域165との間に存在する低濃度の拡張ドレイン領域135の幅によって制御されることができる。例えば、拡張されたドレイン領域135と第1ウェル125とが重なり合った領域の幅、及びゲート150下部のチャネル領域とドレイン領域165との間に存在する低濃度の拡張ドレイン領域135の幅を増加させることによって、降伏電圧を増加させることができる。
【0024】
図2A〜図2Dは、本発明の他の実施例による半導体素子の製造方法を示す工程断面図である。
【0025】
まず、図2Aに示すように、素子分離膜215の形成されている半導体基板210に第1導電型不純物を注入して第1ウェル220を形成する。例えば、半導体基板210上に、素子分離膜215及びこれに隣接する半導体基板210の一部を露出させる第1フォトレジストパターン222を形成する、続いて、第1フォトレジストパターン222をマスクとし、5E16〜1E18 atoms/cm2濃度の第1導電型不純物を、露出された半導体基板110に注入することで、素子分離膜215に接する第1ウェル220を形成することができる。
【0026】
次に、図2Bに示すように、第1フォトレジストパターン222をアッシングまたはストリッピング工程によって除去する。そして、第1ウェル220の一側上部の縁部領域と重なる拡張されたドレイン領域230を半導体基板210に形成する。
【0027】
例えば、素子分離膜215及び第1ウェル220の一部は覆い、第1ウェル220の縁部領域は露出させる第2フォトレジストパターン225を形成し、第2フォトレジストパターン225をマスクとし、第1ウェル220の上部の縁部領域及びこれに隣接した半導体基板210に、1E17〜5E18 atoms/cm2濃度の第2導電型不純物を注入する第1インプラント工程を行うことで、拡張されたドレイン領域230を形成することができる。
【0028】
第2フォトレジストパターン225をマスクとして第2導電型不純物を半導体基板に注入することで、第1ウェル220の下部の縁部領域と重なるとともに、素子分離膜215の下部領域まで拡張される第2ウェル240を、拡張されたドレイン領域230の下部に形成する。
【0029】
図2Bに図示された拡張されたドレイン領域230は、図1Bに示す拡張されたドレイン領域と類似の方法で形成することができる。
【0030】
次に、図2Cに示すように、第1ウェル220上に、ゲート絶縁膜242及びゲート電極244が積層されてなるゲート250を形成する。ここで、ゲート250は、下部に、第1ウェル220、及び拡張されたドレイン領域230と第1ウェル220とが重なり合った領域が位置するように形成されることができる。
【0031】
次いで、図2Dに示すように、ゲート250一側における拡張されたドレイン領域230に第2導電型不純物を注入することによってドレイン領域260を形成し、ゲート250他側における第1ウェル220に第2導電型不純物を注入することによってソース領域265を形成する。ドレイン領域260は、ゲート250から一定の距離離間して形成され、ソース領域265は、素子分離膜215とゲート250に接するように第1ウェル220に形成されることができる。
【0032】
図3A〜図3Dは、本発明のさらに他の実施例による半導体素子の製造方法を示す工程断面図である。
【0033】
図3Aに示すように、素子分離膜315の形成されている半導体基板310に第1導電型の第1ウェル325を形成する。
【0034】
次に、図3Bに示すように、第1ウェル325上に、ゲート絶縁膜330及びゲート電極335が積層されてなるゲート340を形成する。ここで、第1ウェル325の両側の縁部領域は露出されるようにしてゲート340を形成する。
【0035】
次に、図3Cに示すように、ゲート340をマスクとし、1E17〜5E18 atoms/cm2濃度の第2導電型不純物を注入することで、第1ウェル325の一領域と重なる拡張されたドレイン領域345を形成する。ここで、ゲート340をマスクとして不純物を注入することから、自己整列された(self-aligned)拡張されたドレイン領域345を形成することができる。
【0036】
例えば、拡張されたドレイン領域345は、第1ウェル325の両側上部の縁部領域と重なるように形成されることができる。第1ウェル325の両側上部の縁部領域と重なるようにして拡張されたドレイン領域345を形成するために、斜めイオン注入が行われることができる。
【0037】
そして、ゲート340をマスクとして第2導電型不純物を注入することによって、拡張されたドレイン領域345下部の半導体基板310内に、第1ウェル325の他の領域と重なるようにして第1導電型の第2ウェル350を形成する。
【0038】
例えば、第1ウェル325の下部両側の縁部領域と重なるとともに、素子分離膜315の下部領域まで拡張される第2ウェル350を形成することができる。この時、第2導電型不純物がゲート340を通過し、ゲート340と対応する第1ウェル325の下部の一部領域中にも第2ウェル350−1がさらに形成されることができる。すなわち、半導体基板310とゲート340との段差によって第1ウェル325の下部の一部領域中にさらに形成される第2ウェル350−1は、第1ウェル325の両側下部の一部領域と重なる第2ウェル350よりも上部に形成されることができる。
【0039】
図3Aで第1ウェル325を形成しなくてもよく、図3Cに示すように、段差を用いてゲート340の下部の半導体基板及び拡張されたドレイン領域345下部の半導体基板310内にそれぞれ第1導電型の第2ウェル350,350−1を形成することもできる。
【0040】
次いで、図3Dに示すように、ゲート340の一側における拡張されたドレイン領域345に第2導電型不純物を注入することでドレイン領域362を形成し、ゲート340の他側における拡張されたドレイン領域345に第2導電型不純物を注入することでソース領域364を形成する。ドレイン領域362とソース領域364は一つのマスクを用いて同時に形成することもできる。
【0041】
図4は、本発明のさらに他の実施例による非対称型高電圧半導体素子を示す断面図である。まず、図4では、図3A及び図3Bと同じ工程が行われる。しかし、図3C及び図3Dとは違い、図4では、第1ウェル420の一側上部の縁部領域のみと重なり合う拡張されたドレイン領域435を形成する。
【0042】
続いて、第2導電型不純物を半導体基板に注入して、第1ウェル420の下部一側の縁部領域と重なるとともに、素子分離膜415の下部領域まで拡張される第2ウェル440を、拡張されたドレイン領域435の下部に形成する。この時、第2導電型不純物がゲート430を通過し、ゲート430と対応する第1ウェル420の下部の一部領域にも第2ウェル440−1がさらに形成されることができる。
【0043】
そして、ゲート430の一側における拡張されたドレイン領域435に第2導電型不純物を注入して、ゲート150から一定の距離離間するドレイン領域450を形成し、また、ゲート430の他側における第1ウェル420に第2導電型不純物を注入して、素子分離膜215とゲート430に接するソース領域455を形成する。
【0044】
図5は、図1Dに示す半導体素子のドレイン領域下部の垂直方向Aにおけるドーピングプロファイルである。図5を参照すると、拡張されたドレイン135と第2ウェル140との間に低いドーピング領域(例えば、半導体基板領域)を形成することによって、高い降伏電圧(Break down voltage)を形成でき、素子間に絶縁を可能にすることができる。
【0045】
以上では具体的な実施例及び添付の図面を挙げて本発明を説明したが、これに限定されず、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であるということは、本発明の属する技術分野における通常の知識を有する者にとっては明白である。したがって、本発明の技術的範囲は明細書中の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により定められるべきである。
【特許請求の範囲】
【請求項1】
半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階と、
前記半導体基板に第2導電型不純物を注入して、前記第1ウェルの一領域と重なる拡張されたドレインを形成する段階と、
前記半導体基板に第2導電型不純物を注入して、前記拡張されたドレイン下部の半導体基板内に、前記第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階と、
前記拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階と、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第2ウェルを形成する段階は、
前記第1ウェルの下部両側の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項2に記載の半導体素子の製造方法。
【請求項4】
前記ドレイン領域を形成する段階は、
前記ゲートから一定の距離離間して前記ドレイン領域を形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項5】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項6】
前記第2ウェルを形成する段階は、
前記第1ウェルの一側下部の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項5に記載の半導体素子の製造方法。
【請求項7】
半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階と、
前記第1ウェル上にゲートを形成する段階と、
前記ゲートをマスクとして第2導電型不純物を注入して、前記第1ウェルの一領域と重なる拡張されたドレイン領域を形成する段階と、
前記ゲートをマスクとして第2導電型不純物を注入して、前記拡張されたドレイン領域下部の半導体基板内に、前記第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階と、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項8】
前記第2ウェルを形成する段階では、
前記第2導電型不純物が前記ゲートを通過し、前記ゲートと対応する前記第1ウェルの下部の一部領域にも追加的な第2ウェルが形成されることを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項9】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項10】
前記第2ウェルを形成する段階は、
前記第1ウェルの下部両側の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項11】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項12】
前記第2ウェルを形成する段階は、
前記第1ウェルの一側下部の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項11に記載の半導体素子の製造方法。
【請求項13】
半導体基板に形成される第1導電型の第1ウェルと、
前記第1ウェルの一領域と重なるように前記半導体基板に形成される拡張されたドレインと、
前記第1ウェルの他の領域と重なるように形成される第1導電型の第2ウェルと、
前記拡張されたドレインと一部重なる前記第1ウェル上に形成されるゲートと、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物が注入されて形成されるドレイン領域と、
を含むことを特徴とする半導体素子。
【請求項14】
前記拡張されたドレインは、
前記第1ウェルの上部両側の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項15】
前記拡張されたドレインは、
前記第1ウェルの一側上部の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項16】
前記第2ウェルは、
前記拡張されたドレインの下部の半導体基板内に、前記第1ウェルの下部両側の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項17】
前記第2ウェルは、
前記拡張されたドレイン下部の半導体基板内に、前記第1ウェルの一側下部の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項1】
半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階と、
前記半導体基板に第2導電型不純物を注入して、前記第1ウェルの一領域と重なる拡張されたドレインを形成する段階と、
前記半導体基板に第2導電型不純物を注入して、前記拡張されたドレイン下部の半導体基板内に、前記第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階と、
前記拡張されたドレインと一部重なる第1ウェル上にゲートを形成する段階と、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項2】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第2ウェルを形成する段階は、
前記第1ウェルの下部両側の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項2に記載の半導体素子の製造方法。
【請求項4】
前記ドレイン領域を形成する段階は、
前記ゲートから一定の距離離間して前記ドレイン領域を形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項5】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項1に記載の半導体素子の製造方法。
【請求項6】
前記第2ウェルを形成する段階は、
前記第1ウェルの一側下部の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項5に記載の半導体素子の製造方法。
【請求項7】
半導体基板に第1導電型不純物イオンを注入して第1ウェルを形成する段階と、
前記第1ウェル上にゲートを形成する段階と、
前記ゲートをマスクとして第2導電型不純物を注入して、前記第1ウェルの一領域と重なる拡張されたドレイン領域を形成する段階と、
前記ゲートをマスクとして第2導電型不純物を注入して、前記拡張されたドレイン領域下部の半導体基板内に、前記第1ウェルの他の領域と重なるようにして第1導電型の第2ウェルを形成する段階と、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物を注入してドレイン領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項8】
前記第2ウェルを形成する段階では、
前記第2導電型不純物が前記ゲートを通過し、前記ゲートと対応する前記第1ウェルの下部の一部領域にも追加的な第2ウェルが形成されることを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項9】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの上部両側の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項10】
前記第2ウェルを形成する段階は、
前記第1ウェルの下部両側の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項11】
前記拡張されたドレインを形成する段階は、
前記第1ウェルの一側上部の縁部領域と重なるようにして前記拡張されたドレインを形成することを特徴とする、請求項7に記載の半導体素子の製造方法。
【請求項12】
前記第2ウェルを形成する段階は、
前記第1ウェルの一側下部の縁部領域と重なるようにして前記第2ウェルを形成することを特徴とする、請求項11に記載の半導体素子の製造方法。
【請求項13】
半導体基板に形成される第1導電型の第1ウェルと、
前記第1ウェルの一領域と重なるように前記半導体基板に形成される拡張されたドレインと、
前記第1ウェルの他の領域と重なるように形成される第1導電型の第2ウェルと、
前記拡張されたドレインと一部重なる前記第1ウェル上に形成されるゲートと、
前記ゲートの一側における拡張されたドレイン領域に第2導電型不純物が注入されて形成されるドレイン領域と、
を含むことを特徴とする半導体素子。
【請求項14】
前記拡張されたドレインは、
前記第1ウェルの上部両側の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項15】
前記拡張されたドレインは、
前記第1ウェルの一側上部の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項16】
前記第2ウェルは、
前記拡張されたドレインの下部の半導体基板内に、前記第1ウェルの下部両側の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【請求項17】
前記第2ウェルは、
前記拡張されたドレイン下部の半導体基板内に、前記第1ウェルの一側下部の縁部領域と重なるように形成されることを特徴とする、請求項13に記載の半導体素子。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【公開番号】特開2010−157720(P2010−157720A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2009−290165(P2009−290165)
【出願日】平成21年12月22日(2009.12.22)
【出願人】(507246796)ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Dongbu HiTeK Co.,Ltd
【住所又は居所原語表記】Dongbu Finance Center,891−10,Daechi−dong,Gangnam−gu,Seoul,Republic of Korea
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成21年12月22日(2009.12.22)
【出願人】(507246796)ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Dongbu HiTeK Co.,Ltd
【住所又は居所原語表記】Dongbu Finance Center,891−10,Daechi−dong,Gangnam−gu,Seoul,Republic of Korea
【Fターム(参考)】
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