半導体装置及びその製造方法
【課題】 リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現する。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。
【解決手段】 Ｐ型ウェル１０上に、チャネル領域ｃｈを隔てて、ドレイン領域１２及びドレイン側ドリフト領域７を含むＮ型の第一不純物拡散領域と、ソース領域１２及びそース側ドリフト領域８を含むＮ型の第二不純物拡散領域が形成されている。また、第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜６を介してゲート電極２０が形成されている。ゲート電極２０は、Ｎ型にドープされており、第一及び第二不純物拡散領域の上方に位置する部分の電極２０ｂの不純物濃度が、前記チャネル領域の上方に位置する部分２０ａの不純物濃度よりも低濃度である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳトランジスタを高耐圧化させるための技術に関する。
【背景技術】
【０００２】
半導体装置の高性能化、高機能化に伴い、半導体装置上に搭載されるトランジスタ等の素子数は近年飛躍的に増加しており、サイズの縮小化、微細化が要求されている。これは、液晶ドライバーのような高耐圧が要求されるトランジスタにおいても例外ではない。
【０００３】
トランジスタのサイズを縮小化するに際しては、いわゆる短チャネル効果が生じることのないよう、ゲート酸化膜を薄膜化することが行われてきた。しかし、ゲート酸化膜の薄膜化に伴い、ゲート電極とドレインとが重なり合う部分に電界（ゲート電界）が集中し、この高電界により、価電子帯から伝導帯へ電子がトンネリングすることによるリーク電流（ＧＩＤＬ：Gate Induced Drain Leakage）が増大するという問題が顕在化してきている。
【０００４】
上記問題を解決する方法として、従来、ゲート電極端部の下方に位置するゲート酸化膜の膜厚をチャネル領域上方よりも厚くすることで、ゲート電極端部の電界を低くする技術（オフセットＬＯＣＯＳ）が用いられている。しかし、この方法の場合、ゲート電極の端部がゲート酸化膜よりも厚いＬＯＣＯＳ酸化上に配置される構成となるため、素子全体として非常に大きな占有領域を必要とする。
【０００５】
このような課題を解決すべく、下記特許文献１に記載の技術が提案されている。この技術では、図８に示すように、ＭＯＳトランジスタの高濃度ドレイン領域７３とシリサイド８１をゲート電極７６から離隔させるためのオフセット領域ｗ１を設けることにより、ドレイン領域７３とゲート電極７６のドレイン側端部の間の電界を緩和させ、前記リーク電流の低減と高耐圧化を図っている。
【０００６】
なお、図８において、７１は素子分離絶縁膜、７２はドリフト領域、７３はドレイン領域、７４はソース領域、７５はゲート酸化膜、７６はゲート電極、７７，７８は絶縁膜、８１〜８３はシリサイド領域を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の技術においても、やはりオフセットｗ１を確保する必要があることから、当該オフセット分のサイズ拡大を余儀なくされ、この点がトランジスタサイズ縮小化の障壁となる。
【０００９】
本発明はこのような問題点に鑑み、リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係る半導体装置は、
基板上に形成された第一導電型のウェルと、
前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
前記ゲート電極は、
前記第二導電型にドープされており、
前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを第一の特徴とする。
【００１１】
本発明の上記特徴によれば、ゲート電極において、チャネル領域上方に位置する部分と比較して、電極端部における不純物濃度が低下する。これにより、ゲート電極に対し、トランジスタの電気的特性に影響を与えるチャネル領域上方位置の空乏化については抑制しながらも、電極端部に対してのみ空乏化を進展させることができる。
【００１２】
これにより、見かけ上、ゲート電極の端部の領域においてのみゲート酸化膜を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
【００１３】
そして、この構成によれば、現実にゲート酸化膜を厚膜化する必要はないため、オフセットＬＯＣＯＳ技術を用いた従来構造と比較して素子サイズを縮小化することができる。また、図８のようにゲート電極とドレイン領域とを離隔させる必要がないため、特許文献１の技術と比較しても素子サイズを縮小化できる。
【００１４】
また、この構成は、単にゲート電極の不純物濃度を位置に応じて異ならせるのみで良いため、複雑な工程を必要とせず、簡易な製造方法によって、リーク電流の抑制と素子サイズの縮小化の両立の実現が可能な半導体装置を実現することができる。
【００１５】
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを別の特徴とする。
【００１６】
この場合において、前記濃度勾配が、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、０．２〜０．６μｍの長さにわたって形成されるものとすることができる。
【００１７】
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の０．１倍以下であることを別の特徴とする。
【００１８】
本発明の上記特徴によれば、ゲート電極端部の電界集中を緩和する効果を十分に発揮することができる。
【００１９】
本発明に係る半導体装置は、上記の特徴に加えて、
前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを別の特徴とする。
【００２０】
本発明の上記特徴によれば、ドリフト領域を形成するＭＯＳトランジスタの構造においても、リーク電流の抑制と素子サイズの縮小化を両立することができる。
【００２１】
本発明に係る半導体装置の製造方法は、上記第一の特徴を有する半導体装置の製造方法であって、
前記ウェルを形成する工程と、
前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする。
【００２２】
本発明の上記特徴によれば、イオン注入時にゲート材料膜の外縁から所定の幅にわたってマスクが施されているため、当該領域に対して不純物イオンが注入されない。一方、それよりも内側の、マスクが施されていない領域においては、ゲート材料膜に対して不純物イオンが注入されることになる。このようなイオン注入条件の下でイオン注入を行った後にアニーリングを行うことにより、マスクが施されていた、外縁から所定の幅にわたる部分の領域（端部側領域）は、それよりも内側の、マスクが施されていなかった領域（内側領域）と比べて、不純物濃度が低下する。
【００２３】
従って、上記特徴を有する製造方法に従って製造された半導体装置は、端部側領域の不純物濃度が内側領域よりも低下したゲート電極を備える構成となる。
【００２４】
前記内側領域は、その下方に位置する基板上の領域が、ＭＯＳトランジスタのチャネル領域として寄与する部分となるため、この内側領域の不純物濃度は、ＭＯＳトランジスタの電気的特性を決定付けるものとなる。一方、端部側領域の不純物濃度は、内側領域と比較してＭＯＳトランジスタの電気的特性に影響を与えない。
【００２５】
上述したように、ゲート電極の端部側の不純物濃度が低下することにより、同領域において空乏化を進展させ、同領域における電界集中を緩和させることが可能となる。そして、この方法によって製造された半導体装置は、現実にゲート酸化膜の厚膜化や、オフセット領域の確保が必要とされないため、半導体装置の素子サイズを縮小させることができる。
【００２６】
そして、この方法は、通常のＭＯＳトランジスタの製造方法と比較して、不純物イオンの注入時に、ゲート材料膜の一部（外縁から所定の幅にわたる領域）に対して予めマスクを施しておき、この状態でイオン注入を行う点が異なるのみであり、本発明に特有の専用工程を別途必要とするものではない。従って、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【００２７】
なお、上記方法において、不純物イオン注入時において、ゲート材料膜の一部領域をマスクする際、当該マスクとしてレジスト膜を利用しても、ＣＶＤ酸化膜を利用しても構わない。
【００２８】
本発明に係る半導体装置の製造方法は、上記の特徴に加えて、
前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを別の特徴とする。
【００２９】
本発明の上記特徴によれば、ドリフト領域を有するＭＯＳトランジスタの構造においても、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【発明の効果】
【００３０】
本発明の半導体装置の構成によれば、ゲート電極は、チャネル領域上方と比較して電極端部における不純物濃度が低下する。これにより、電極端部における電界集中が緩和され、リーク電流の発生が防止できる。
【００３１】
しかも、本発明の構成の場合、ゲート電極にドープされる不純物の濃度を電極位置に応じて変化させるのみであるため、従来のようにオフセット領域を必要とせず、これにより従来と比べてその素子サイズを縮小化することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体装置の概略断面図
【図２】本発明の半導体装置の効果を説明するためのグラフ
【図３】本発明の半導体装置の製法を示す工程断面図（その１）
【図４】本発明の半導体装置の製法を示す工程断面図（その２）
【図５】本発明の半導体装置の別の製法を示す工程断面図（その１）
【図６】本発明の半導体装置の別の製法を示す工程断面図（その２）
【図７】本発明の半導体装置の別の概略断面図
【図８】従来の高耐圧ＭＯＳトランジスタの概略断面図
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態につき、詳細に説明する。
【００３４】
図１は、本発明の半導体装置の概略断面図の一部である。なお、図１は、模式的に図示されたものであり、紙面上の寸法比と実際の寸法比は必ずしも一致しない。
【００３５】
図１に示す本発明の半導体装置は、基板２上の領域Ａ１に高耐圧のＭＯＳトランジスタを、領域Ａ２に低耐圧のＭＯＳトランジスタを有して構成されている。高耐圧ＭＯＳトランジスタは、ウェル１０上に形成されており、ドレイン領域１２，ドレイン側ドリフト領域７，ソース領域１３，ソース側ドリフト領域８，ゲート酸化膜６，ゲート電極２０を備える。
【００３６】
また、低耐圧ＭＯＳトランジスタは、ウェル５０上に形成されており、ドレイン領域５６，ドレイン側ＬＤＤ領域５３，ソース領域５７，ソース側ＬＤＤ領域５４，ゲート酸化膜５１，ゲート電極６０を備える。
【００３７】
なお、本実施例では、両ＭＯＳトランジスタともに、Ｎチャネル型であるとして説明するが、後述するようにＰチャネル型においても同様の構成が実現可能である。
【００３８】
図１に示される高耐圧ＭＯＳトランジスタ（領域Ａ１）について説明する。
【００３９】
高耐圧ＭＯＳトランジスタは、基板２上の素子分離絶縁膜３で分離された領域内にＰ型のウェル１０が形成されている。そして、このウェル１０上に、Ｎ型の低濃度不純物拡散領域であるドリフト領域７，８（ドレイン側ドリフト領域７，ソース側ドリフト領域８）が離隔して形成されている。なお、基板２としてＰ型の半導体基板を用いる場合には、基板２でウェル１０を兼ねて良い。
【００４０】
ドレイン側ドリフト領域７上には、それよりも高濃度のＮ型不純物拡散領域であるドレイン領域１２が形成されている。同様に、ソース側ドリフト領域８上には、それよりも高濃度のＮ型不純物拡散領域であるソース領域１３が形成されている。
【００４１】
両ドリフト領域７，８の一部、並びにこれらのドリフト領域に挟まれた領域（図面上のチャネル領域ｃｈ）にまたがるように、ゲート酸化膜６を介してゲート電極２０が形成されている。また、ゲート電極２０の側壁には、サイドウォール絶縁膜１１が形成されている。
【００４２】
そして、基板２上の活性領域並びにゲート電極２０の上面を覆うように層間絶縁膜２３が形成されており、その上層には配線層２５が形成されている。この配線層２５は、コンタクトプラグ２４を介して、ドレイン領域１２並びにソース領域１３とそれぞれ独立して電気的に接続されている。
【００４３】
ここで、ゲート電極２０は、Ｎ型にドープされており、例えばポリシリコンで形成される。そして、このゲート電極２０は、チャネル領域ｃｈの上方に位置する部分２０ａと、ドリフト領域７及びドリフト領域８の一部上方に位置する部分２０ｂとで不純物濃度が異なっている。チャネル領域ｃｈの上方（内側）に位置するゲート電極の部分を「部分電極２０ａ」、それよりも外側で、ドリフト領域７，８の上方（端部側）に位置するゲート電極の部分を「部分電極２０ｂ」と呼ぶとすれば、部分電極２０ｂは部分電極２０ａよりも不純物濃度が低濃度に構成されている。
【００４４】
そして、特にこの部分電極２０ｂは、電極端部（ドレイン領域１２側，ソース領域１３側）に向かうに連れて不純物濃度が低下する濃度勾配を示す構成である。
【００４５】
一方、低耐圧のＭＯＳトランジスタにおいては、高耐圧ＭＯＳトランジスタの場合のように、ゲート電極６０に位置に応じた不純物濃度の相違は形成されていない。つまり、図１に示す低耐圧ＭＯＳトランジスタは、いわゆる従来のＭＯＳトランジスタの構成と同様であるため、説明を省略する。なお、図面上、５０はＰ型のウェル、５３はドレイン側ＬＤＤ領域、５４はソース側ＬＤＤ領域、５６はドレイン領域、５７はソース領域、５１はゲート酸化膜、６０はゲート電極、５５はサイドウォール絶縁膜である。
【００４６】
図１の高耐圧ＭＯＳトランジスタのように、ゲート電極２０の不純物濃度を位置に応じて異ならせ、特に、端部側に位置する部分電極２０ｂを、それよりも内側に位置する部分電極２０ａよりも低濃度に設定することで、電圧印加時に、部分電極２０ｂ内においてゲート電極の空乏化を積極的に発生させることができる。これにより、見かけ上、当該領域においてのみゲート酸化膜６を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
【００４７】
そして、部分電極２０ｂ内の、特にゲート電極端部（ドレイン領域１２，ソース領域１３側）に対し、内側の部分電極２０ａよりも十分に低濃度に設定することで，ゲート電極２０の端部に高電界が集中するのを防ぐ効果を高めることができる。
【００４８】
このとき、ＭＯＳトランジスタの電気的特性を左右する、チャネル領域上方に位置する部分、すなわち内側に位置する部分電極２０ａにおいては、要求される電気的特性に応じた不純物濃度に設定することができるため、ＭＯＳトランジスタの電気的特性そのものに影響を与えることはない。
【００４９】
図２は、従来の高耐圧ＭＯＳトランジスタ（破線ｆ１）と、本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタ（実線ｆ２）とのオフ耐圧性能の比較であり、ドレイン−ソース間電圧を横軸とし、ドレイン電流（対数表示）を縦軸としたときの関係を図示したものである。
【００５０】
図２によれば、本発明の構成の方が、従来よりもリーク電流量が低減していると認められる（図２内のｄ参照）。これは、ゲート電極端部とドレイン領域の間に、電界集中が起こりにくくなっていることを示すものである。
【００５１】
更に本発明は、オフセットＬＯＣＯＳのように、現実にゲート酸化膜を厚膜化するわけではないため、素子全体の占有領域の拡大を招くことがない。また、単に、ゲート電極の不純物濃度を位置に応じて異ならせるのみであるため、図８に示す従来技術のようにオフセット領域を確保するという必要がなく、図８の構成と比べても素子サイズの縮小化を図ることができる。
【００５２】
なお、本実施形態の構成では、ドレイン側ドリフト領域７及びドレイン領域１２が、「第一不純物拡散領域」に相当し、ソース側ドリフト領域８及びソース領域１３が、「第二不純物拡散領域」に相当する。すなわち、この構成によれば、ゲート電極２０は、第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、チャネル領域ｃｈの上方に位置する部分の不純物濃度よりも低濃度となる。
【００５３】
以下、本発明の半導体装置の製造方法を、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）の工程断面図を参照して説明する。なお、図１に示したように、高耐圧ＭＯＳトランジスタの周辺に低耐圧ＭＯＳトランジスタを形成する場合について説明する。
【００５４】
まず、高耐圧ＭＯＳトランジスタを形成領域Ａ１，及び低耐圧ＭＯＳトランジスタの形成領域Ａ２を確定すべく、基板上に、素子分離絶縁膜３を公知の方法（ＳＴＩ法，ＬＯＣＯＳ法）を用いて深さ０．３〜０．８μｍで形成する。なお、この基板としては、高耐圧ＭＯＳトランジスタの形成に好ましい材料であれば特に限定されるものではなく、元素半導体又は化合物半導体で構成された半導体基板や、ガラス基板上に多結晶シリコン又はアモルファスシリコンを堆積してなる基板でも良い。
【００５５】
次に、この素子分離絶縁膜３で区画された活性領域上にパッド酸化膜を形成し、公知のイオン注入技術及びアニール技術を用いてＰ型ウェル領域１０，５０を形成する。なお、前述のように、基板をＰ型基板とする場合には、基板でウェルを兼ねることができるためウェル領域の形成工程は不要である。
【００５６】
次に、８００〜１０００℃の酸素雰囲気中（例えば、酸素，窒素含有酸素，ハロゲン系添加酸素（ＨＣｌ又はＤＣＥ：ジクロルエチレン）で、ゲート酸化膜６を膜厚３０〜６０ｎｍで形成する。
【００５７】
次に、ウェル１０上の所定領域に、例えば、８０〜１５０ｋｅＶ，３×１０１２〜１．２×１０１３（ｉｏｎｓ／ｃｍ２）のリン（Ｐ）イオン注入を行うことによって、Ｎ型のドリフト領域７，８を形成する（図３（ａ）参照）。なお、ドリフト領域７，８は、所定の離隔を有して形成されている。
【００５８】
次に、低耐圧ＭＯＳトランジスタの形成領域Ａ２内における酸化膜６を除去し、それよりも薄い低耐圧用のゲート酸化膜５１を改めて堆積する（膜厚３〜８ｎｍ）。
【００５９】
次に、全面にゲート電極用の材料膜（例えばポリシリコン、アモルファスシリコン等）を１５０〜３５０ｎｍ堆積した後、パターニング処理を行って、ゲート材料膜９，ゲート材料膜５２を形成する。その後、周知の技術により、低耐圧トランジスタ用のＬＤＤ領域５３，５４を形成する（図３（ｂ）参照）。このとき、ゲート材料膜９が、ドリフト領域７の一部，及びドリフト領域８の一部、及び両ドリフト領域の離間部にまたがるように、パターニングを行う。
【００６０】
次に、周知の技術により、ゲート材料膜９の側壁にサイドウォール絶縁膜１１を、ゲート材料膜５２の側壁にサイドウォール絶縁膜５５を、それぞれ形成する（図３（ｃ）参照）。
【００６１】
次に、領域Ａ１内のゲート材料膜９のうち、チャネル領域ｃｈ上方の外側の部分をレジスト３０でマスクした状態で、３０〜６０ｋｅＶ，５×１０１５〜２×１０１６（ｉｏｎｓ／ｃｍ２）のリン（Ｐ）イオン注入を行う（以下、このイオン注入工程を「工程Ｓ１」と呼ぶ）。この工程Ｓ１により、ドリフト領域７，８、ゲート材料膜９のうちマスクされていないチャネル領域ｃｈ上方の部分、並びに、ＬＤＤ領域５３，５４に対して、ドリフト領域７，８、或いはＬＤＤ領域５３，５４の形成時よりも高濃度の不純物イオンが注入される（図４（ａ）参照）。
【００６２】
次に、８００〜９００℃程度の温度下で、１０〜２０分程度の熱拡散炉によるアニール処理を行うか、又は、９００〜１０５０℃程度の温度下で、１０〜６０秒程度の高速アニール処理を行い、不純物の活性化を行なう。
【００６３】
これにより、ドレイン側ドリフト領域７内にはドレイン領域１２，ソース側ドリフト領域８内にはソース領域１３が形成され、またＬＤＤ領域５３，５４内にはそれぞれドレイン領域５６，ソース領域５７が形成される。また、ゲート材料膜９，５２に注入された不純物イオンも活性化し、それぞれがＮ型にドープされたゲート電極２０，６０に変化する（図４（ｂ）参照）。
【００６４】
ここで、図４（ａ）に示したように、工程Ｓ１の実行時において、ゲート材料膜９はチャネル領域ｃｈの上方のみが露出され、その外側のドリフト領域７，８の上方位置においてはレジスト３０でマスクされている。すなわち、ゲート材料膜９は、チャネル領域ｃｈの上方にのみ不純物イオンが直接注入され、その外側のドリフト領域７，８の上方位置にはイオン注入がなされない。このため、マスクされていなかったチャネル領域ｃｈ上方に比べ、その外側に位置するマスクされていた領域は、アニール処理後の不純物濃度が大きく低下する。
【００６５】
この結果、ゲート電極２０は、チャネル領域ｃｈの上方に位置し不純物濃度が高い部分電極２０ａと、その外側に位置し不純物濃度が低い部分電極２０ｂを有する構成となる。そして、この部分電極２０ｂは、ドレイン領域１２及びソース領域１３が形成されている側の端部に向かうに連れ、直接イオン注入された箇所から距離が離れるため、不純物濃度が低下する。すなわち、前記マスクがされていた領域にわたって（本実施例であれば、両サイドに０．２〜０．６μｍ程度にわたって）、ゲート電極端部に向かって不純物濃度が低下する濃度勾配を有する構成となる。
【００６６】
その後、層間絶縁膜２３をＣＶＤ法等により形成し、公知の技術によって、コンタクトプラグ２４，配線層２５を形成する（図４（ｃ）参照）。これにより、図１の構成が形成される。
【００６７】
このように形成された半導体装置の高耐圧ＭＯＳトランジスタは、ゲート電極２０のドレイン側（並びにソース側）の端部の不純物濃度が、チャネル領域ｃｈ上方よりも低下しているため、当該端部への高電界の集中が緩和され、リーク電流を抑制できる。
【００６８】
そして、上述したように、本発明の半導体装置は、ドレイン領域並びにソース領域の形成のためのイオン注入時（工程Ｓ１）に、ゲート電極の材料膜の一部をレジストでマスクしておく措置を予め行っておくことのみで、前記効果を得ることができる。すなわち、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【００６９】
なお、ゲート電極２０の端部位置における不純物濃度が、チャネル領域ｃｈ上方の部分電極と比べて０．１倍以下となるように、工程Ｓ１におけるレジスト３０のマスク幅を設定することで、ゲート電極２０の端部への電界集中の緩和作用を更に高めることができる。
【００７０】
また、上述の実施例では、工程Ｓ１のマスクとしてレジスト３０を用いたが、酸化膜をマスクとして工程Ｓ１に対応するイオン注入処理を行うものとしても良い。以下、この場合の工程を、図５及び図６を参照して簡単に説明する。
【００７１】
図３（ａ）までの工程は上記実施例と同一である。その後、ゲート電極の材料となる材料膜（ポリシリコン膜等）を１５０〜３５０ｎｍ程度、並びにＣＶＤ酸化膜を５０〜１５０ｎｍ程度全面に堆積し、パターニング処理を行う。これにより、領域Ａ１内には、ゲート材料膜９及びその上層にＣＶＤ酸化膜３２を形成し，領域Ａ２内には、ゲート材料膜５２及びその上層にＣＶＤ酸化膜６２を形成する、その後、周知の技術によりＬＤＤ領域５３，５４を形成する（図５（ａ）参照）。
【００７２】
次に、周知の技術により、ゲート材料膜９及びＣＶＤ酸化膜３２の積層部の側壁にサイドウォール絶縁膜１１を形成し、ゲート材料膜５２及びＣＶＤ酸化膜６２の積層部の側壁にサイドウォール絶縁膜５２を形成する（図５（ｂ）参照）。
【００７３】
次に、ＣＶＤ酸化膜３２のうち、チャネル領域ｃｈ上方の外側の部分をレジスト３５でマスクした状態で、ＣＶＤ酸化膜３２及びＣＶＤ酸化膜６２をエッチング除去する。これにより、領域Ａ１内のチャネル領域ｃｈの上方領域３４が開口し、当該領域にゲート材料膜９の上面が露出する（図５（ｃ）参照）。
【００７４】
そして、レジスト３５を除去し、図４（ａ）に示す工程Ｓ１と同様にイオン注入を行う（図６（ａ）参照）。このとき、図５（ｃ）において、チャネル領域ｃｈ上方の外側においてはＣＶＤ酸化膜３２が除去されずに残存していたため、この酸化膜がマスクとなって不純物イオンが当該領域には直接注入されない。すなわち、図４（ａ）と比較して、マスクがレジスト３０であるかＣＶＤ酸化膜３２であるかが異なるのみであり、その効果は同じである。
【００７５】
なお、レジスト３０に代えてＣＶＤ酸化膜３２を使う場合には、ゲート材料膜９に不純物イオンが注入されない領域を決めるレジスト３５のパターンを微細にする必要が無くなり、ゲート材料膜９との位置合わせ（エッジ側）精度を緩和できるというメリットがある。
【００７６】
その後、図４（ｂ）に示す工程と同様のアニール処理を行う。これによりゲート材料膜９は端部ほど不純物濃度が低いゲート電極２０に変化する。また、ゲート材料膜５２はゲート電極６０に変化する。以後は、上述した実施例と同様である。
【００７７】
［別実施形態］
〈１〉 上記実施形態では、基板上にＮチャネル型高耐圧ＭＯＳトランジスタとＮチャネル型低耐圧ＭＯＳトランジスタを有する場合を例に挙げて説明したが、注入する不純物イオンの導電型を異ならせるのみで、Ｐチャネル型の場合も実現可能である。更に、これを応用して、Ｐチャネル型とＮチャネル型を混載する半導体装置も実現可能である。図７は、Ｐチャネル型とＮチャネル型の双方において、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタを備える場合の構成を図示したものである。領域Ａ１，Ａ２，Ａ３，Ａ４には、それぞれ高耐圧Ｎ型、低耐圧Ｎ型、高耐圧Ｐ型、低耐圧Ｐ型のＭＯＳトランジスタが形成されている。図７では、Ｐ型ＭＯＳトランジスタ（高耐圧、低耐圧）が、Ｎ型ＭＯＳトランジスタ（高耐圧、低耐圧）に挟まれて構成される場合を例示している。
【００７８】
図７では、高耐圧Ｐチャネル型ＭＯＳトランジスタを構成するゲート電極２１が、チャネル領域上方位置（２１ａ）と、その外側のドリフト領域上方に位置する端部位置（２１ｂ）とで不純物濃度が異なり、２１ａが２１ｂよりも高濃度に構成されている。図７において、その他の点については、導電型が異なるのみであり、説明を割愛する。
【００７９】
なお、図面上、１０ａ，５０ａはＮウェルを、７ａ、８ａ，５３ａ，５４ａはＰ型の低濃度不純物拡散領域を、１２ａ，１３ａ，５６ａ，５７ａはＰ型の高濃度不純部図拡散領域を示す。
【００８０】
〈２〉 上記実施形態では、高耐圧ＭＯＳトランジスタとして、低濃度のドリフト領域と高濃度のドレイン（ソース）領域を備える構成としたが、耐圧その他の要求される電気的特性に応じて適宜ドリフト領域を省略しても良い。この場合は、ゲート電極は、チャネル領域上方に位置する部分と、当該部分のドレイン領域並びにソース領域側（外側）に位置する部分（すなわち、ドレイン領域の一部上方、並びにソース領域の一部上方）の不純物濃度が異なり、後者が前者よりも不純物濃度が低い構成となる。この場合、ドレイン領域及びソース領域が、第一及び第二不純物拡散領域に対応する。
【００８１】
なお、このような構成を実現するには、上記実施形態で説明した工程からドリフト領域を形成する工程を省略すれば良い。
【００８２】
〈３〉 上述した製法は、あくまで一実施例であり、ゲート電極の不純物濃度がチャネル領域上方位置よりも端部位置が低濃度となる構成が実現できれば、他の方法によっても構わない。
【符号の説明】
【００８３】
２： 基板
３： 素子分離絶縁膜
６： ゲート酸化膜
７： ドレイン側ドリフト領域
８： ソース側ドリフト領域
９： ゲート材料膜
１０： ウェル
１１： サイドウォール絶縁膜
１２： ドレイン領域
１３： ソース領域
２０： ゲート電極
２０ａ，２０ｂ： ゲート電極の部分（部分電極）
２３： 層間絶縁膜
２４： コンタクトプラグ
２５： 配線層
３０： レジスト
３２： ＣＶＤ酸化膜
３４： 開口領域
５０： ウェル
５１： ゲート酸化膜
５３： ドレイン側ＬＤＤ領域
５４： ソース側ＬＤＤ領域
５５： サイドウォール絶縁膜
５６： ドレイン領域
５７： ソース領域
６０： ゲート電極
６２： ＣＶＤ酸化膜
７１： 素子分離絶縁膜
７２： ドリフト領域
７３： ドレイン領域
７４： ソース領域
７５： ゲート酸化膜
７６： ゲート電極
７７，７８： 絶縁膜
８１，８２，８３： シリサイド領域
ｃｈ： チャネル領域
Ａ１，Ａ２、Ａ３，Ａ４： 領域
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＯＳトランジスタを高耐圧化させるための技術に関する。
【背景技術】
【０００２】
半導体装置の高性能化、高機能化に伴い、半導体装置上に搭載されるトランジスタ等の素子数は近年飛躍的に増加しており、サイズの縮小化、微細化が要求されている。これは、液晶ドライバーのような高耐圧が要求されるトランジスタにおいても例外ではない。
【０００３】
トランジスタのサイズを縮小化するに際しては、いわゆる短チャネル効果が生じることのないよう、ゲート酸化膜を薄膜化することが行われてきた。しかし、ゲート酸化膜の薄膜化に伴い、ゲート電極とドレインとが重なり合う部分に電界（ゲート電界）が集中し、この高電界により、価電子帯から伝導帯へ電子がトンネリングすることによるリーク電流（ＧＩＤＬ：Gate Induced Drain Leakage）が増大するという問題が顕在化してきている。
【０００４】
上記問題を解決する方法として、従来、ゲート電極端部の下方に位置するゲート酸化膜の膜厚をチャネル領域上方よりも厚くすることで、ゲート電極端部の電界を低くする技術（オフセットＬＯＣＯＳ）が用いられている。しかし、この方法の場合、ゲート電極の端部がゲート酸化膜よりも厚いＬＯＣＯＳ酸化上に配置される構成となるため、素子全体として非常に大きな占有領域を必要とする。
【０００５】
このような課題を解決すべく、下記特許文献１に記載の技術が提案されている。この技術では、図８に示すように、ＭＯＳトランジスタの高濃度ドレイン領域７３とシリサイド８１をゲート電極７６から離隔させるためのオフセット領域ｗ１を設けることにより、ドレイン領域７３とゲート電極７６のドレイン側端部の間の電界を緩和させ、前記リーク電流の低減と高耐圧化を図っている。
【０００６】
なお、図８において、７１は素子分離絶縁膜、７２はドリフト領域、７３はドレイン領域、７４はソース領域、７５はゲート酸化膜、７６はゲート電極、７７，７８は絶縁膜、８１〜８３はシリサイド領域を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−４７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に記載の技術においても、やはりオフセットｗ１を確保する必要があることから、当該オフセット分のサイズ拡大を余儀なくされ、この点がトランジスタサイズ縮小化の障壁となる。
【０００９】
本発明はこのような問題点に鑑み、リーク電流の低減を実現しながらも従来に比べて更に素子サイズを縮小させることが可能な、高耐圧ＭＯＳトランジスタを実現することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係る半導体装置は、
基板上に形成された第一導電型のウェルと、
前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
前記ゲート電極は、
前記第二導電型にドープされており、
前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを第一の特徴とする。
【００１１】
本発明の上記特徴によれば、ゲート電極において、チャネル領域上方に位置する部分と比較して、電極端部における不純物濃度が低下する。これにより、ゲート電極に対し、トランジスタの電気的特性に影響を与えるチャネル領域上方位置の空乏化については抑制しながらも、電極端部に対してのみ空乏化を進展させることができる。
【００１２】
これにより、見かけ上、ゲート電極の端部の領域においてのみゲート酸化膜を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
【００１３】
そして、この構成によれば、現実にゲート酸化膜を厚膜化する必要はないため、オフセットＬＯＣＯＳ技術を用いた従来構造と比較して素子サイズを縮小化することができる。また、図８のようにゲート電極とドレイン領域とを離隔させる必要がないため、特許文献１の技術と比較しても素子サイズを縮小化できる。
【００１４】
また、この構成は、単にゲート電極の不純物濃度を位置に応じて異ならせるのみで良いため、複雑な工程を必要とせず、簡易な製造方法によって、リーク電流の抑制と素子サイズの縮小化の両立の実現が可能な半導体装置を実現することができる。
【００１５】
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを別の特徴とする。
【００１６】
この場合において、前記濃度勾配が、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、０．２〜０．６μｍの長さにわたって形成されるものとすることができる。
【００１７】
本発明に係る半導体装置は、上記の特徴に加えて、
前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の０．１倍以下であることを別の特徴とする。
【００１８】
本発明の上記特徴によれば、ゲート電極端部の電界集中を緩和する効果を十分に発揮することができる。
【００１９】
本発明に係る半導体装置は、上記の特徴に加えて、
前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを別の特徴とする。
【００２０】
本発明の上記特徴によれば、ドリフト領域を形成するＭＯＳトランジスタの構造においても、リーク電流の抑制と素子サイズの縮小化を両立することができる。
【００２１】
本発明に係る半導体装置の製造方法は、上記第一の特徴を有する半導体装置の製造方法であって、
前記ウェルを形成する工程と、
前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする。
【００２２】
本発明の上記特徴によれば、イオン注入時にゲート材料膜の外縁から所定の幅にわたってマスクが施されているため、当該領域に対して不純物イオンが注入されない。一方、それよりも内側の、マスクが施されていない領域においては、ゲート材料膜に対して不純物イオンが注入されることになる。このようなイオン注入条件の下でイオン注入を行った後にアニーリングを行うことにより、マスクが施されていた、外縁から所定の幅にわたる部分の領域（端部側領域）は、それよりも内側の、マスクが施されていなかった領域（内側領域）と比べて、不純物濃度が低下する。
【００２３】
従って、上記特徴を有する製造方法に従って製造された半導体装置は、端部側領域の不純物濃度が内側領域よりも低下したゲート電極を備える構成となる。
【００２４】
前記内側領域は、その下方に位置する基板上の領域が、ＭＯＳトランジスタのチャネル領域として寄与する部分となるため、この内側領域の不純物濃度は、ＭＯＳトランジスタの電気的特性を決定付けるものとなる。一方、端部側領域の不純物濃度は、内側領域と比較してＭＯＳトランジスタの電気的特性に影響を与えない。
【００２５】
上述したように、ゲート電極の端部側の不純物濃度が低下することにより、同領域において空乏化を進展させ、同領域における電界集中を緩和させることが可能となる。そして、この方法によって製造された半導体装置は、現実にゲート酸化膜の厚膜化や、オフセット領域の確保が必要とされないため、半導体装置の素子サイズを縮小させることができる。
【００２６】
そして、この方法は、通常のＭＯＳトランジスタの製造方法と比較して、不純物イオンの注入時に、ゲート材料膜の一部（外縁から所定の幅にわたる領域）に対して予めマスクを施しておき、この状態でイオン注入を行う点が異なるのみであり、本発明に特有の専用工程を別途必要とするものではない。従って、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【００２７】
なお、上記方法において、不純物イオン注入時において、ゲート材料膜の一部領域をマスクする際、当該マスクとしてレジスト膜を利用しても、ＣＶＤ酸化膜を利用しても構わない。
【００２８】
本発明に係る半導体装置の製造方法は、上記の特徴に加えて、
前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを別の特徴とする。
【００２９】
本発明の上記特徴によれば、ドリフト領域を有するＭＯＳトランジスタの構造においても、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【発明の効果】
【００３０】
本発明の半導体装置の構成によれば、ゲート電極は、チャネル領域上方と比較して電極端部における不純物濃度が低下する。これにより、電極端部における電界集中が緩和され、リーク電流の発生が防止できる。
【００３１】
しかも、本発明の構成の場合、ゲート電極にドープされる不純物の濃度を電極位置に応じて変化させるのみであるため、従来のようにオフセット領域を必要とせず、これにより従来と比べてその素子サイズを縮小化することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の半導体装置の概略断面図
【図２】本発明の半導体装置の効果を説明するためのグラフ
【図３】本発明の半導体装置の製法を示す工程断面図（その１）
【図４】本発明の半導体装置の製法を示す工程断面図（その２）
【図５】本発明の半導体装置の別の製法を示す工程断面図（その１）
【図６】本発明の半導体装置の別の製法を示す工程断面図（その２）
【図７】本発明の半導体装置の別の概略断面図
【図８】従来の高耐圧ＭＯＳトランジスタの概略断面図
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態につき、詳細に説明する。
【００３４】
図１は、本発明の半導体装置の概略断面図の一部である。なお、図１は、模式的に図示されたものであり、紙面上の寸法比と実際の寸法比は必ずしも一致しない。
【００３５】
図１に示す本発明の半導体装置は、基板２上の領域Ａ１に高耐圧のＭＯＳトランジスタを、領域Ａ２に低耐圧のＭＯＳトランジスタを有して構成されている。高耐圧ＭＯＳトランジスタは、ウェル１０上に形成されており、ドレイン領域１２，ドレイン側ドリフト領域７，ソース領域１３，ソース側ドリフト領域８，ゲート酸化膜６，ゲート電極２０を備える。
【００３６】
また、低耐圧ＭＯＳトランジスタは、ウェル５０上に形成されており、ドレイン領域５６，ドレイン側ＬＤＤ領域５３，ソース領域５７，ソース側ＬＤＤ領域５４，ゲート酸化膜５１，ゲート電極６０を備える。
【００３７】
なお、本実施例では、両ＭＯＳトランジスタともに、Ｎチャネル型であるとして説明するが、後述するようにＰチャネル型においても同様の構成が実現可能である。
【００３８】
図１に示される高耐圧ＭＯＳトランジスタ（領域Ａ１）について説明する。
【００３９】
高耐圧ＭＯＳトランジスタは、基板２上の素子分離絶縁膜３で分離された領域内にＰ型のウェル１０が形成されている。そして、このウェル１０上に、Ｎ型の低濃度不純物拡散領域であるドリフト領域７，８（ドレイン側ドリフト領域７，ソース側ドリフト領域８）が離隔して形成されている。なお、基板２としてＰ型の半導体基板を用いる場合には、基板２でウェル１０を兼ねて良い。
【００４０】
ドレイン側ドリフト領域７上には、それよりも高濃度のＮ型不純物拡散領域であるドレイン領域１２が形成されている。同様に、ソース側ドリフト領域８上には、それよりも高濃度のＮ型不純物拡散領域であるソース領域１３が形成されている。
【００４１】
両ドリフト領域７，８の一部、並びにこれらのドリフト領域に挟まれた領域（図面上のチャネル領域ｃｈ）にまたがるように、ゲート酸化膜６を介してゲート電極２０が形成されている。また、ゲート電極２０の側壁には、サイドウォール絶縁膜１１が形成されている。
【００４２】
そして、基板２上の活性領域並びにゲート電極２０の上面を覆うように層間絶縁膜２３が形成されており、その上層には配線層２５が形成されている。この配線層２５は、コンタクトプラグ２４を介して、ドレイン領域１２並びにソース領域１３とそれぞれ独立して電気的に接続されている。
【００４３】
ここで、ゲート電極２０は、Ｎ型にドープされており、例えばポリシリコンで形成される。そして、このゲート電極２０は、チャネル領域ｃｈの上方に位置する部分２０ａと、ドリフト領域７及びドリフト領域８の一部上方に位置する部分２０ｂとで不純物濃度が異なっている。チャネル領域ｃｈの上方（内側）に位置するゲート電極の部分を「部分電極２０ａ」、それよりも外側で、ドリフト領域７，８の上方（端部側）に位置するゲート電極の部分を「部分電極２０ｂ」と呼ぶとすれば、部分電極２０ｂは部分電極２０ａよりも不純物濃度が低濃度に構成されている。
【００４４】
そして、特にこの部分電極２０ｂは、電極端部（ドレイン領域１２側，ソース領域１３側）に向かうに連れて不純物濃度が低下する濃度勾配を示す構成である。
【００４５】
一方、低耐圧のＭＯＳトランジスタにおいては、高耐圧ＭＯＳトランジスタの場合のように、ゲート電極６０に位置に応じた不純物濃度の相違は形成されていない。つまり、図１に示す低耐圧ＭＯＳトランジスタは、いわゆる従来のＭＯＳトランジスタの構成と同様であるため、説明を省略する。なお、図面上、５０はＰ型のウェル、５３はドレイン側ＬＤＤ領域、５４はソース側ＬＤＤ領域、５６はドレイン領域、５７はソース領域、５１はゲート酸化膜、６０はゲート電極、５５はサイドウォール絶縁膜である。
【００４６】
図１の高耐圧ＭＯＳトランジスタのように、ゲート電極２０の不純物濃度を位置に応じて異ならせ、特に、端部側に位置する部分電極２０ｂを、それよりも内側に位置する部分電極２０ａよりも低濃度に設定することで、電圧印加時に、部分電極２０ｂ内においてゲート電極の空乏化を積極的に発生させることができる。これにより、見かけ上、当該領域においてのみゲート酸化膜６を厚膜化したのと同様の効果を得ることができ、同領域における電界集中を緩和できる。
【００４７】
そして、部分電極２０ｂ内の、特にゲート電極端部（ドレイン領域１２，ソース領域１３側）に対し、内側の部分電極２０ａよりも十分に低濃度に設定することで，ゲート電極２０の端部に高電界が集中するのを防ぐ効果を高めることができる。
【００４８】
このとき、ＭＯＳトランジスタの電気的特性を左右する、チャネル領域上方に位置する部分、すなわち内側に位置する部分電極２０ａにおいては、要求される電気的特性に応じた不純物濃度に設定することができるため、ＭＯＳトランジスタの電気的特性そのものに影響を与えることはない。
【００４９】
図２は、従来の高耐圧ＭＯＳトランジスタ（破線ｆ１）と、本発明の半導体装置に含まれる高耐圧ＭＯＳトランジスタ（実線ｆ２）とのオフ耐圧性能の比較であり、ドレイン−ソース間電圧を横軸とし、ドレイン電流（対数表示）を縦軸としたときの関係を図示したものである。
【００５０】
図２によれば、本発明の構成の方が、従来よりもリーク電流量が低減していると認められる（図２内のｄ参照）。これは、ゲート電極端部とドレイン領域の間に、電界集中が起こりにくくなっていることを示すものである。
【００５１】
更に本発明は、オフセットＬＯＣＯＳのように、現実にゲート酸化膜を厚膜化するわけではないため、素子全体の占有領域の拡大を招くことがない。また、単に、ゲート電極の不純物濃度を位置に応じて異ならせるのみであるため、図８に示す従来技術のようにオフセット領域を確保するという必要がなく、図８の構成と比べても素子サイズの縮小化を図ることができる。
【００５２】
なお、本実施形態の構成では、ドレイン側ドリフト領域７及びドレイン領域１２が、「第一不純物拡散領域」に相当し、ソース側ドリフト領域８及びソース領域１３が、「第二不純物拡散領域」に相当する。すなわち、この構成によれば、ゲート電極２０は、第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、チャネル領域ｃｈの上方に位置する部分の不純物濃度よりも低濃度となる。
【００５３】
以下、本発明の半導体装置の製造方法を、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）の工程断面図を参照して説明する。なお、図１に示したように、高耐圧ＭＯＳトランジスタの周辺に低耐圧ＭＯＳトランジスタを形成する場合について説明する。
【００５４】
まず、高耐圧ＭＯＳトランジスタを形成領域Ａ１，及び低耐圧ＭＯＳトランジスタの形成領域Ａ２を確定すべく、基板上に、素子分離絶縁膜３を公知の方法（ＳＴＩ法，ＬＯＣＯＳ法）を用いて深さ０．３〜０．８μｍで形成する。なお、この基板としては、高耐圧ＭＯＳトランジスタの形成に好ましい材料であれば特に限定されるものではなく、元素半導体又は化合物半導体で構成された半導体基板や、ガラス基板上に多結晶シリコン又はアモルファスシリコンを堆積してなる基板でも良い。
【００５５】
次に、この素子分離絶縁膜３で区画された活性領域上にパッド酸化膜を形成し、公知のイオン注入技術及びアニール技術を用いてＰ型ウェル領域１０，５０を形成する。なお、前述のように、基板をＰ型基板とする場合には、基板でウェルを兼ねることができるためウェル領域の形成工程は不要である。
【００５６】
次に、８００〜１０００℃の酸素雰囲気中（例えば、酸素，窒素含有酸素，ハロゲン系添加酸素（ＨＣｌ又はＤＣＥ：ジクロルエチレン）で、ゲート酸化膜６を膜厚３０〜６０ｎｍで形成する。
【００５７】
次に、ウェル１０上の所定領域に、例えば、８０〜１５０ｋｅＶ，３×１０１２〜１．２×１０１３（ｉｏｎｓ／ｃｍ２）のリン（Ｐ）イオン注入を行うことによって、Ｎ型のドリフト領域７，８を形成する（図３（ａ）参照）。なお、ドリフト領域７，８は、所定の離隔を有して形成されている。
【００５８】
次に、低耐圧ＭＯＳトランジスタの形成領域Ａ２内における酸化膜６を除去し、それよりも薄い低耐圧用のゲート酸化膜５１を改めて堆積する（膜厚３〜８ｎｍ）。
【００５９】
次に、全面にゲート電極用の材料膜（例えばポリシリコン、アモルファスシリコン等）を１５０〜３５０ｎｍ堆積した後、パターニング処理を行って、ゲート材料膜９，ゲート材料膜５２を形成する。その後、周知の技術により、低耐圧トランジスタ用のＬＤＤ領域５３，５４を形成する（図３（ｂ）参照）。このとき、ゲート材料膜９が、ドリフト領域７の一部，及びドリフト領域８の一部、及び両ドリフト領域の離間部にまたがるように、パターニングを行う。
【００６０】
次に、周知の技術により、ゲート材料膜９の側壁にサイドウォール絶縁膜１１を、ゲート材料膜５２の側壁にサイドウォール絶縁膜５５を、それぞれ形成する（図３（ｃ）参照）。
【００６１】
次に、領域Ａ１内のゲート材料膜９のうち、チャネル領域ｃｈ上方の外側の部分をレジスト３０でマスクした状態で、３０〜６０ｋｅＶ，５×１０１５〜２×１０１６（ｉｏｎｓ／ｃｍ２）のリン（Ｐ）イオン注入を行う（以下、このイオン注入工程を「工程Ｓ１」と呼ぶ）。この工程Ｓ１により、ドリフト領域７，８、ゲート材料膜９のうちマスクされていないチャネル領域ｃｈ上方の部分、並びに、ＬＤＤ領域５３，５４に対して、ドリフト領域７，８、或いはＬＤＤ領域５３，５４の形成時よりも高濃度の不純物イオンが注入される（図４（ａ）参照）。
【００６２】
次に、８００〜９００℃程度の温度下で、１０〜２０分程度の熱拡散炉によるアニール処理を行うか、又は、９００〜１０５０℃程度の温度下で、１０〜６０秒程度の高速アニール処理を行い、不純物の活性化を行なう。
【００６３】
これにより、ドレイン側ドリフト領域７内にはドレイン領域１２，ソース側ドリフト領域８内にはソース領域１３が形成され、またＬＤＤ領域５３，５４内にはそれぞれドレイン領域５６，ソース領域５７が形成される。また、ゲート材料膜９，５２に注入された不純物イオンも活性化し、それぞれがＮ型にドープされたゲート電極２０，６０に変化する（図４（ｂ）参照）。
【００６４】
ここで、図４（ａ）に示したように、工程Ｓ１の実行時において、ゲート材料膜９はチャネル領域ｃｈの上方のみが露出され、その外側のドリフト領域７，８の上方位置においてはレジスト３０でマスクされている。すなわち、ゲート材料膜９は、チャネル領域ｃｈの上方にのみ不純物イオンが直接注入され、その外側のドリフト領域７，８の上方位置にはイオン注入がなされない。このため、マスクされていなかったチャネル領域ｃｈ上方に比べ、その外側に位置するマスクされていた領域は、アニール処理後の不純物濃度が大きく低下する。
【００６５】
この結果、ゲート電極２０は、チャネル領域ｃｈの上方に位置し不純物濃度が高い部分電極２０ａと、その外側に位置し不純物濃度が低い部分電極２０ｂを有する構成となる。そして、この部分電極２０ｂは、ドレイン領域１２及びソース領域１３が形成されている側の端部に向かうに連れ、直接イオン注入された箇所から距離が離れるため、不純物濃度が低下する。すなわち、前記マスクがされていた領域にわたって（本実施例であれば、両サイドに０．２〜０．６μｍ程度にわたって）、ゲート電極端部に向かって不純物濃度が低下する濃度勾配を有する構成となる。
【００６６】
その後、層間絶縁膜２３をＣＶＤ法等により形成し、公知の技術によって、コンタクトプラグ２４，配線層２５を形成する（図４（ｃ）参照）。これにより、図１の構成が形成される。
【００６７】
このように形成された半導体装置の高耐圧ＭＯＳトランジスタは、ゲート電極２０のドレイン側（並びにソース側）の端部の不純物濃度が、チャネル領域ｃｈ上方よりも低下しているため、当該端部への高電界の集中が緩和され、リーク電流を抑制できる。
【００６８】
そして、上述したように、本発明の半導体装置は、ドレイン領域並びにソース領域の形成のためのイオン注入時（工程Ｓ１）に、ゲート電極の材料膜の一部をレジストでマスクしておく措置を予め行っておくことのみで、前記効果を得ることができる。すなわち、既存の工程を利用しながら、且つ、大幅な工程増を招くことなく、リーク電流の抑制と素子サイズの縮小化の両立を実現することができる。
【００６９】
なお、ゲート電極２０の端部位置における不純物濃度が、チャネル領域ｃｈ上方の部分電極と比べて０．１倍以下となるように、工程Ｓ１におけるレジスト３０のマスク幅を設定することで、ゲート電極２０の端部への電界集中の緩和作用を更に高めることができる。
【００７０】
また、上述の実施例では、工程Ｓ１のマスクとしてレジスト３０を用いたが、酸化膜をマスクとして工程Ｓ１に対応するイオン注入処理を行うものとしても良い。以下、この場合の工程を、図５及び図６を参照して簡単に説明する。
【００７１】
図３（ａ）までの工程は上記実施例と同一である。その後、ゲート電極の材料となる材料膜（ポリシリコン膜等）を１５０〜３５０ｎｍ程度、並びにＣＶＤ酸化膜を５０〜１５０ｎｍ程度全面に堆積し、パターニング処理を行う。これにより、領域Ａ１内には、ゲート材料膜９及びその上層にＣＶＤ酸化膜３２を形成し，領域Ａ２内には、ゲート材料膜５２及びその上層にＣＶＤ酸化膜６２を形成する、その後、周知の技術によりＬＤＤ領域５３，５４を形成する（図５（ａ）参照）。
【００７２】
次に、周知の技術により、ゲート材料膜９及びＣＶＤ酸化膜３２の積層部の側壁にサイドウォール絶縁膜１１を形成し、ゲート材料膜５２及びＣＶＤ酸化膜６２の積層部の側壁にサイドウォール絶縁膜５２を形成する（図５（ｂ）参照）。
【００７３】
次に、ＣＶＤ酸化膜３２のうち、チャネル領域ｃｈ上方の外側の部分をレジスト３５でマスクした状態で、ＣＶＤ酸化膜３２及びＣＶＤ酸化膜６２をエッチング除去する。これにより、領域Ａ１内のチャネル領域ｃｈの上方領域３４が開口し、当該領域にゲート材料膜９の上面が露出する（図５（ｃ）参照）。
【００７４】
そして、レジスト３５を除去し、図４（ａ）に示す工程Ｓ１と同様にイオン注入を行う（図６（ａ）参照）。このとき、図５（ｃ）において、チャネル領域ｃｈ上方の外側においてはＣＶＤ酸化膜３２が除去されずに残存していたため、この酸化膜がマスクとなって不純物イオンが当該領域には直接注入されない。すなわち、図４（ａ）と比較して、マスクがレジスト３０であるかＣＶＤ酸化膜３２であるかが異なるのみであり、その効果は同じである。
【００７５】
なお、レジスト３０に代えてＣＶＤ酸化膜３２を使う場合には、ゲート材料膜９に不純物イオンが注入されない領域を決めるレジスト３５のパターンを微細にする必要が無くなり、ゲート材料膜９との位置合わせ（エッジ側）精度を緩和できるというメリットがある。
【００７６】
その後、図４（ｂ）に示す工程と同様のアニール処理を行う。これによりゲート材料膜９は端部ほど不純物濃度が低いゲート電極２０に変化する。また、ゲート材料膜５２はゲート電極６０に変化する。以後は、上述した実施例と同様である。
【００７７】
［別実施形態］
〈１〉 上記実施形態では、基板上にＮチャネル型高耐圧ＭＯＳトランジスタとＮチャネル型低耐圧ＭＯＳトランジスタを有する場合を例に挙げて説明したが、注入する不純物イオンの導電型を異ならせるのみで、Ｐチャネル型の場合も実現可能である。更に、これを応用して、Ｐチャネル型とＮチャネル型を混載する半導体装置も実現可能である。図７は、Ｐチャネル型とＮチャネル型の双方において、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタを備える場合の構成を図示したものである。領域Ａ１，Ａ２，Ａ３，Ａ４には、それぞれ高耐圧Ｎ型、低耐圧Ｎ型、高耐圧Ｐ型、低耐圧Ｐ型のＭＯＳトランジスタが形成されている。図７では、Ｐ型ＭＯＳトランジスタ（高耐圧、低耐圧）が、Ｎ型ＭＯＳトランジスタ（高耐圧、低耐圧）に挟まれて構成される場合を例示している。
【００７８】
図７では、高耐圧Ｐチャネル型ＭＯＳトランジスタを構成するゲート電極２１が、チャネル領域上方位置（２１ａ）と、その外側のドリフト領域上方に位置する端部位置（２１ｂ）とで不純物濃度が異なり、２１ａが２１ｂよりも高濃度に構成されている。図７において、その他の点については、導電型が異なるのみであり、説明を割愛する。
【００７９】
なお、図面上、１０ａ，５０ａはＮウェルを、７ａ、８ａ，５３ａ，５４ａはＰ型の低濃度不純物拡散領域を、１２ａ，１３ａ，５６ａ，５７ａはＰ型の高濃度不純部図拡散領域を示す。
【００８０】
〈２〉 上記実施形態では、高耐圧ＭＯＳトランジスタとして、低濃度のドリフト領域と高濃度のドレイン（ソース）領域を備える構成としたが、耐圧その他の要求される電気的特性に応じて適宜ドリフト領域を省略しても良い。この場合は、ゲート電極は、チャネル領域上方に位置する部分と、当該部分のドレイン領域並びにソース領域側（外側）に位置する部分（すなわち、ドレイン領域の一部上方、並びにソース領域の一部上方）の不純物濃度が異なり、後者が前者よりも不純物濃度が低い構成となる。この場合、ドレイン領域及びソース領域が、第一及び第二不純物拡散領域に対応する。
【００８１】
なお、このような構成を実現するには、上記実施形態で説明した工程からドリフト領域を形成する工程を省略すれば良い。
【００８２】
〈３〉 上述した製法は、あくまで一実施例であり、ゲート電極の不純物濃度がチャネル領域上方位置よりも端部位置が低濃度となる構成が実現できれば、他の方法によっても構わない。
【符号の説明】
【００８３】
２： 基板
３： 素子分離絶縁膜
６： ゲート酸化膜
７： ドレイン側ドリフト領域
８： ソース側ドリフト領域
９： ゲート材料膜
１０： ウェル
１１： サイドウォール絶縁膜
１２： ドレイン領域
１３： ソース領域
２０： ゲート電極
２０ａ，２０ｂ： ゲート電極の部分（部分電極）
２３： 層間絶縁膜
２４： コンタクトプラグ
２５： 配線層
３０： レジスト
３２： ＣＶＤ酸化膜
３４： 開口領域
５０： ウェル
５１： ゲート酸化膜
５３： ドレイン側ＬＤＤ領域
５４： ソース側ＬＤＤ領域
５５： サイドウォール絶縁膜
５６： ドレイン領域
５７： ソース領域
６０： ゲート電極
６２： ＣＶＤ酸化膜
７１： 素子分離絶縁膜
７２： ドリフト領域
７３： ドレイン領域
７４： ソース領域
７５： ゲート酸化膜
７６： ゲート電極
７７，７８： 絶縁膜
８１，８２，８３： シリサイド領域
ｃｈ： チャネル領域
Ａ１，Ａ２、Ａ３，Ａ４： 領域
【特許請求の範囲】
【請求項１】
基板上に形成された第一導電型のウェルと、
前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
前記ゲート電極は、
前記第二導電型にドープされており、
前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、０．２〜０．６μｍの長さにわたって前記濃度勾配を有することを特徴とする請求項２に記載の半導体装置
【請求項４】
前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の０．１倍以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記ウェルを形成する工程と、
前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１】
基板上に形成された第一導電型のウェルと、
前記ウェル上に、チャネル領域を隔てて形成された、前記第一導電型とは異なる第二導電型の第一及び第二不純物拡散領域と
前記第一不純物拡散領域の一部上方、前記チャネル領域の上方、及び前記第二不純物拡散領域の一部上方にわたってゲート酸化膜を介して形成されたゲート電極と、を有し、
前記ゲート電極は、
前記第二導電型にドープされており、
前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度よりも低濃度であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、不純物濃度が低濃度となる濃度勾配を示すことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記チャネル領域の上方に位置する部分から、前記第一及び第二不純物拡散領域の上方に位置する電極端部に向かって、０．２〜０．６μｍの長さにわたって前記濃度勾配を有することを特徴とする請求項２に記載の半導体装置
【請求項４】
前記ゲート電極は、前記第一及び第二不純物拡散領域の上方に位置する電極端部の不純物濃度が、前記チャネル領域の上方に位置する部分の不純物濃度の０．１倍以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第一不純物拡散領域は、前記第二導電型のソース側ドリフト領域と、前記ソース側ドリフト領域上に形成され当該ソース側ドリフト領域よりも高濃度の前記第二導電型のソース領域とを有し、
前記第二不純物拡散領域は、前記第二導電型のドレイン側ドリフト領域と、前記ドレイン側ドリフト領域上に形成され当該ドレイン側ドリフト領域よりも高濃度の前記第二導電型のドレイン領域とを有し、
前記ゲート電極は、前記ソース領域と前記ドレイン領域に挟まれた領域の上方において、少なくとも前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部にオーバーラップして形成されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１に記載の半導体装置の製造方法であって、
前記ウェルを形成する工程と、
前記ウェル上に、前記ゲート酸化膜、及び前記ゲート酸化膜の上層にゲート材料膜を形成する工程と、
その後に、前記ゲート材料膜の外縁から所定の幅にわたって前記ゲート材料膜の上方にマスクを施し、少なくとも前記マスクで挟まれた領域に位置する前記ゲート材料膜の一部、並びに前記外縁の外側の前記ウェル表面を露出させた状態で、前記第二導電型の不純物イオンの注入及びアニーリングをすることで、前記ゲート材料膜を前記ゲート電極に変化させると共に、前記ウェル上に前記第一及び第二不純物拡散領域を形成する第一イオン注入工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記ウェルを形成後、前記第一イオン注入工程よりも低濃度の前記第二導電型の不純物イオンを、前記ウェル上の離隔した所定領域に注入することで、ソース側ドリフト領域とドレイン側ドリフト領域を離隔して形成する第二イオン注入工程を有し、
前記第二イオン注入工程の終了後、前記ゲート酸化膜及び前記ゲート材料膜を、前記ソース側ドリフト領域、前記ドレイン側ドリフト領域、及び両ドリフト領域に挟まれた前記ウェル領域である前記チャネル領域の上方に位置するように形成し、
前記第一イオン注入工程において、前記ソース側ドリフト領域の一部及び前記ドレイン側ドリフト領域の一部を露出させた状態で、前記第二イオン注入工程よりも高濃度の前記第二導電型の不純物イオンを注入することで、前記ソース側ドリフト領域内にソース領域、前記ドレイン側ドリフト領域内にドレイン領域を形成し、前記ソース領域及び前記ソース側ドリフト領域を含む前記第一不純物拡散領域と、前記ドレイン領域及び前記ドレイン側ドリフト領域を含む前記第二不純物拡散領域を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２１２６３６（Ｐ２０１０−２１２６３６Ａ）
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願番号】特願２００９−６０１４９（Ｐ２００９−６０１４９）
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２２年９月２４日（２０１０．９．２４）
【国際特許分類】
【出願日】平成２１年３月１２日（２００９．３．１２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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