半導体装置

【課題】ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供する。
【解決手段】ゲート電極ＧＥは、ソース領域およびドリフト領域ＤＲに挟まれる領域上に絶縁層ＦＯを介在して形成されている。フィールドプレートＦＰは、ゲート電極ＧＥおよびドリフト領域ＤＲ上を延在し、かつゲート電極ＧＥに電気的に接続されている。ダミー導電層ＤＣは、フィールドプレートＦＰとドリフト領域ＤＲとの間において絶縁層ＦＯ上に形成され、かつソース領域に電気的に接続されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、横型の絶縁ゲート型電界効果トランジスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
たとえばプラズマディスプレイパネル（ＰＤＰ）ドライバーや自動車に用いられる高耐圧横型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）には、高電圧を入力することができるように、分離酸化膜のような厚膜の酸化膜をゲート酸化膜として用いるものがある。このようなＭＯＳＦＥＴ部を有する素子は、たとえば以下の非特許文献１に開示されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】T. Nitta et al., "Wide Voltage Power Device Implementation in 0.25μm SOI BiC-DMOS", Proceedings of the 18th International Symposium on Power Semiconductor Devices & IC's JUNE 4-8, 2006 Naples, Italy
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、上記のようなＭＯＳＦＥＴの構造では、ゲートパルスストレスによる耐圧劣化が大きいという問題がある。またしきい値電圧の変動を抑制することも重要である。
【０００５】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、高電圧を入力可能で、ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制できる半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本実施の形態の半導体装置は、半導体基板と、絶縁層と、横型の絶縁ゲート型電界効果トランジスタと、フィールドプレートと、ダミー導電層とを備えている。半導体基板は、主表面を有している。絶縁層は、半導体基板の主表面に選択的に形成されている。横型の絶縁ゲート型電界効果トランジスタは、半導体基板に形成されている。この絶縁ゲート型電界効果トランジスタは、ソース領域およびドレイン領域と、ドリフト領域と、ゲート電極とを含んでいる。ソース領域およびドレイン領域は、絶縁層の両側のそれぞれにおいて前記半導体基板の主表面に形成されている。ドリフト領域は、ドレイン領域に接続されている。ゲート電極は、ソース領域およびドリフト領域に挟まれる領域上に絶縁層を介在して形成されている。フィールドプレートは、ゲート電極およびドリフト領域上を延在し、かつゲート電極に電気的に接続されている。ダミー導電層は、フィールドプレートとドリフト領域との間において絶縁層上に形成され、かつソース領域に電気的に接続された第１の導電体を含んでいる。
【発明の効果】
【０００７】
本実施の形態の半導体装置によれば、ソース領域に電気的に接続された第１の導電体がフィールドプレートとドリフト領域との間に形成されているため、ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図２】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図であって、ゲート電極と同じ層およびそれより下の層を示す平面図である。
【図３】本発明の実施の形態１における半導体装置の構成を概略的に示す平面図であって、フィールドプレートと同じ層およびそれより下の層を示す平面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図であり、図３のＩ−Ｉ線に沿う部分の断面図である。
【図９】フィールドプレートがソース領域に電気的に接続され、かつダミー導電層を有しない横型の高耐圧絶縁ゲート型電界効果トランジスタの構成を概略的に示す断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１０】フィールドプレートがゲート電極に電気的に接続され、かつダミー導電層を有しない横型の高耐圧絶縁ゲート型電界効果トランジスタの構成を概略的に示す断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１１】フィールドプレートとダミー導電層とがソース領域に電気的に接続された横型の高耐圧絶縁ゲート型電界効果トランジスタの構成を概略的に示す断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１２】ゲートパルスストレスによる耐圧劣化の結果を示す図であって、パルスストレス印加回数と耐圧劣化量との関係を示す図である。
【図１３】ゲートパルスストレスによる耐圧劣化の予想メカニズムを説明するための第１の概略断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１４】ゲートパルスストレスによる耐圧劣化の予想メカニズムを説明するための第２の概略断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１５】ゲートパルスストレスによる耐圧劣化の予想メカニズムを説明するための第３の概略断面図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【図１６】図１の構成においてダミー導電層の長さｐｓを変化させた場合と、図１０の構成でフィールドプレートの長さＡＧＦＰを変化させた場合とのそれぞれにおける、電流能力（ドレイン電流Ｉｄｓ）としきい値電圧の変化量（ΔＶｔｈ）との関係を示す図である。
【図１７】本発明の実施の形態２における半導体装置の構成を概略的に示す断面図であって、ダミー導電層が複数の導電体を有する場合の構成を示す図であり、図３のＩ−Ｉ線に沿う部分に対応する断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置は、半導体基板ＳＵと、横型の高耐圧絶縁ゲート型電界効果トランジスタと、フィールドプレートＦＰと、ダミー導電層ＤＣとを主に有している。
【００１０】
半導体基板ＳＵは、たとえばＳＯＩ（Silicon On Insulator）構造を有し、支持基板ＳＳと、ＢＯＸ（Buried Oxide）層ＢＩと、半導体層ＳＬとがこの順で積層された構成を有している。半導体層ＳＬは、たとえばｎ型の導電型を有している。
【００１１】
半導体基板ＳＵの表面（半導体層ＳＬの表面）には、絶縁層ＦＯが選択的に形成されている。この絶縁層ＦＯは、たとえばフィールド酸化膜などの素子分離用の絶縁層からなっていてもよい。このフィールド酸化膜とは、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された酸化膜である。また絶縁層ＦＯは、フィールド酸化膜以外のたとえば４００ｎｍ以上の厚みを有する厚膜の絶縁層であってもよく、またＳＴＩ（Shallow Trench Isolation）構造における溝内を充填する絶縁層であってもよい。
【００１２】
横型の高耐圧絶縁ゲート型電界効果トランジスタは、半導体基板ＳＵ（半導体層ＳＬ）に形成されている。この高耐圧絶縁ゲート型電界効果トランジスタは、ドレイン領域ＰＷ１、ＰＲ１と、ソース領域ＰＷ２、ＰＲ２と、ドリフト領域ＤＲと、ゲート電極ＧＥとを主に有している。
【００１３】
ドレイン領域ＰＷ１、ＰＲ１とソース領域ＰＷ２、ＰＲ２とは、絶縁層ＦＯの両側のそれぞれにおける半導体基板ＳＵの表面に形成されている。つまり、絶縁層ＦＯの一方端部（図中右側端部）の半導体基板ＳＵの表面（半導体層ＳＬの表面）にはドレイン領域ＰＷ１、ＰＲ１が形成されており、絶縁層ＦＯの他方端部（図中左側端部）の半導体基板ＳＵの表面にはソース領域ＰＷ２、ＰＲ２が形成されている。
【００１４】
ドレイン領域は、ｐ型ウエル領域ＰＷ１と、このｐ型ウエル領域ＰＷ１よりも高いｐ型不純物濃度を有するｐ⁺領域ＰＲ１とを有している。ｐ⁺領域ＰＲ１は絶縁層ＦＯが形成されていない半導体基板ＳＵの表面に形成されている。ｐ型ウエル領域ＰＷ１は、ｐ⁺領域ＰＲ１に隣接し、かつｐ⁺領域ＰＲ１の周囲を取り囲むように形成されており、一部が絶縁層ＦＯの下側に位置している。
【００１５】
ソース領域は、ｐ型ウエル領域ＰＷ２と、このｐ型ウエル領域ＰＷ２よりも高いｐ型不純物濃度を有するｐ⁺領域ＰＲ２とを有している。ｐ⁺領域ＰＲ２は絶縁層ＦＯが形成されていない半導体基板ＳＵの表面に形成されている。ｐ型ウエル領域ＰＷ２は、ｐ⁺領域ＰＲ２に隣接し、かつｐ⁺領域ＰＲ２の下側を取り囲むように形成されており、一部が絶縁層ＦＯの下側に位置している。
【００１６】
ｐ^-ドリフト領域ＤＲは、ｐ型ウエル領域ＰＷ１よりも低いｐ型不純物濃度を有するｐ^-領域よりなっている。ｐ^-ドリフト領域ＤＲは、ドレイン領域のｐ型ウエル領域ＰＷ１に隣接し、かつドレイン領域の少なくともソース側に位置している。またｐ^-ドリフト領域ＤＲのドレイン領域よりもソース側に位置する部分は、絶縁層ＦＯの真下に位置している。
【００１７】
なお半導体層ＳＬには、ｐ型ウエル領域ＰＷ２の側部と隣接するようにｎ型ウエル領域ＮＷが形成されている。また半導体層ＳＬには、ｐ⁺領域ＰＲ２の側部と隣接するように、かつｎ型ウエル領域ＮＷの上部と隣接するようにｎ⁺領域ＮＲが形成されている。またｎ型ウエル領域ＮＷおよびｐ型ウエル領域ＰＷ２のそれぞれの底部に接するようにボトムｎ型領域ＢＮが形成されている。
【００１８】
ｐ⁺領域ＰＲ１上にはシリサイド層ＳＣ１が形成されており、ｐ⁺領域ＰＲ２上にはシリサイド層ＳＣ２が形成されており、かつｎ⁺領域ＮＲ上にはシリサイド層ＳＣ３が形成されている。これらのシリサイド層ＳＣ１、ＳＣ２、ＳＣ３のそれぞれは、たとえばコバルトシリサイド（ＣｏＳｉ₂）よりなっている。
【００１９】
ゲート電極ＧＥは、ｐ型ウエル領域ＰＷ２とｐ^-ドリフト領域ＤＲとに挟まれる半導体層ＳＬのｎ^-領域上であって、絶縁層ＦＯの上面に接するように形成されている。ゲート電極ＧＥの全体が絶縁層ＦＯの上面に接している。
【００２０】
ダミー導電層ＤＣは、ｐ^-ドリフト領域ＤＲ上であって、絶縁層ＦＯの上面に接するように形成されている。このダミー導電層ＤＣは、ソース領域ＰＷ２、ＰＲ２に電気的に接続されている。
【００２１】
ゲート電極ＧＥおよびダミー導電層ＤＣのそれぞれは、たとえば不純物がドープされた多結晶シリコン層（以下、ドープドポリシリコン層と称する）と、たとえばタングステンシリサイド（ＷＳi₂）よりなるシリサイド層との積層構造を有している。
【００２２】
ゲート電極ＧＥおよびダミー導電層ＤＣのそれぞれの上面には絶縁層ＣＩが形成されている。またゲート電極ＧＥと絶縁層ＣＩとの側壁およびダミー導電層ＤＣと絶縁層ＣＩとの側壁のそれぞれには側壁絶縁層ＳＷが形成されている。これらの絶縁層ＣＩおよび側壁絶縁層ＳＷはたとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料としたシリコン酸化膜よりなっている。
【００２３】
上記の高耐圧絶縁ゲート型電界効果トランジスタ上を覆うように、半導体基板ＳＵ（半導体層ＳＬ）上に層間絶縁層ＩＩが形成されている。この層間絶縁層ＩＩはたとえばＴＥＯＳを原料としたシリコン酸化膜よりなっている。
【００２４】
層間絶縁層ＩＩの上面上にはドレイン配線ＤＩと、ソース配線ＳＩと、フィールドプレートＦＰとが形成されている。ドレイン配線ＤＩは、コンタクトホールＣＨ４内を充填するプラグ導電層ＰＬを介在してドレイン領域ＰＷ１、ＰＲ１と電気的に接続されている。ソース配線ＳＩは、コンタクトホールＣＨ２内を充填するプラグ導電層ＰＬを介在してソース領域ＰＷ２、ＰＲ２と電気的に接続されている。このソース配線ＳＩは、コンタクトホールＣＨ５内を充填するプラグ導電層ＰＬを介在してｎ⁺領域ＮＲおよびｎ型ウエル領域ＮＷにも電気的に接続されている。
【００２５】
フィールドプレートＦＰは、ｐ^-ドリフト領域ＤＲ上を延在するように、層間絶縁層ＩＩの上面上に形成されている。フィールドプレートＦＰは、コンタクトホールＣＨ３内を充填するプラグ導電層ＰＬを介在してゲート電極ＧＥと電気的に接続されている。フィールドプレートＦＰは、たとえばアルミニウムを含む材質の金属層よりなっている。
【００２６】
上記のダミー導電層ＤＣは、このフィールドプレートＦＰとｐ^-ドリフト領域ＤＲとの間に位置している。またダミー導電層ＤＣは、このフィールドプレートＦＰのドレイン側の端部ＦＰＥよりもソース側（図中左側）に位置している。
【００２７】
なお絶縁層ＦＯの厚みは、使用電圧に対して破壊しない膜厚以上であることが好ましい。たとえば使用電圧が１００Ｖであれば絶縁層ＦＯの厚みは１００ｎｍ以上、使用電圧が２００Ｖであれば絶縁層ＦＯの厚みは２００ｎｍ以上であることが好ましい。また絶縁層ＦＯの厚みの上限は使用電圧に対して破壊しない膜厚の３倍程度の膜厚であることが好ましい。たとえば使用電圧が１００Ｖであれば絶縁層ＦＯの厚みの上限は３００ｎｍ以下、使用電圧が２００Ｖであれば絶縁層ＦＯの厚みの上限は６００ｎｍ以下であることが好ましい。
【００２８】
図２を参照して、ソース領域を構成するｐ⁺領域ＰＲ２は、平面視においてｎ⁺領域ＮＲの周囲を取り囲むように形成されている。またドレイン領域を構成するｐ⁺領域ＰＲ１は、平面視において絶縁層ＦＯを介在してｐ⁺領域ＰＲ２の周囲を取り囲むように形成されている。
【００２９】
ゲート電極ＧＥは、平面視においてｐ⁺領域ＰＲ２の周囲を取り囲むように形成されている。ダミー導電層ＤＣは、平面視においてゲート電極ＧＥの周囲を取り囲むように形成されている。
【００３０】
図３を参照して、ソース配線ＳＩは、平面視においてｎ⁺領域ＮＲおよびｐ⁺領域ＰＲ２上からダミー導電層ＤＣ上に延在するように延びている。このソース配線ＳＩは、コンタクトホールＣＨ５内を埋め込むプラグ導電層を介在してｎ⁺領域ＮＲに電気的に接続され、コンタクトホールＣＨ２内を埋め込むプラグ導電層を介在してｐ⁺領域ＰＲ２に電気的に接続され、かつコンタクトホールＣＨ１内を埋め込むプラグ導電層を介在してダミー導電層ＤＣに電気的に接続されている。これによりダミー導電層ＤＣは、ソース配線ＳＩを介在してソース領域ＰＷ２、ＰＲ２に電気的に接続されている。
【００３１】
ドレイン配線ＤＩは、平面視においてｐ⁺領域ＰＲ１上に位置するとともに、ソース配線ＳＩの周囲を取り囲むように形成されている。ドレイン配線ＤＩは、コンタクトホールＣＨ４内を埋め込むプラグ導電層を介在してｐ⁺領域ＰＲ１に電気的に接続されている。
【００３２】
フィールドプレートＦＰは、平面視においてソース配線ＳＩの外周側であってドレイン配線ＤＩの内周側に位置している。これにより、フィールドプレートＦＰは、平面視においてソース配線ＳＩの周囲を取り囲むように形成されている。フィールドプレートＦＰは、コンタクトホールＣＨ３内を充填するプラグ導電層を介在してゲート電極ＧＥと電気的に接続されている。
【００３３】
次に、本実施の形態の半導体装置の製造方法について説明する。
図４を参照して、たとえばＳＯＩ構造のウエハが半導体基板ＳＵとして準備される。この半導体基板ＳＵの表面（半導体層ＳＬの表面）に、たとえばＬＯＣＯＳ法により絶縁層（フィールド酸化膜）ＦＯが形成される。
【００３４】
この後、イオン注入などが適宜施されて、ｐ型ウエル領域ＰＷ１、ＰＷ２と、ｎ型ウエル領域ＮＷと、ボトムｎ型領域ＢＮと、ｐ^-ドリフト領域ＤＲとが半導体層ＳＬに形成される。イオン注入は上記の絶縁層ＦＯより前に施してもよい。
【００３５】
この後、たとえば酸化により酸化膜ＩＮが半導体層ＳＬの表面に形成される。さらにこの後、半導体層ＳＬの表面全面に、導電層ＰＳと絶縁層ＣＩとが順に積層して形成される。
【００３６】
導電層ＰＳは、たとえばドープドポリシリコン層と、シリサイド層との積層構造となるように形成される。また絶縁層ＣＩは、たとえばＴＥＯＳを原料としたシリコン酸化膜により形成される。
【００３７】
図５を参照して、写真製版技術およびエッチング技術により、導電層ＰＳと絶縁層ＣＩとがパターニングされる。これにより導電層ＰＳから、ゲート電極ＧＥとダミー導電層ＤＣとが形成される。また酸化膜ＩＮが除去されて、半導体層ＳＬの一部表面が露出する。
【００３８】
図６を参照して、イオン注入などによりｎ型ウエル領域ＮＷの表面にｎ⁺領域ＮＲが形成される。この後、たとえばＴＥＯＳを原料としたシリコン酸化膜よりなる絶縁層ＳＷが半導体層ＳＬの表面全面に成膜される。この後、少なくとも絶縁層ＣＩの表面が露出するまで、絶縁層ＳＷがエッチング除去される。これにより、絶縁層ＳＷは、ゲート電極ＧＥおよびダミー導電層ＤＣのそれぞれの側壁を覆うように残存して、側壁絶縁層ＳＷとなる。
【００３９】
図７を参照して、イオン注入などによりｐ⁺領域ＰＲ１、ＰＲ２のそれぞれがｐ型ウエル領域ＰＷ１、ＰＷ２の表面に形成される。
【００４０】
図８を参照して、たとえば高融点金属を含む金属層が半導体層ＳＬの表面全面に形成される。この後、たとえばＲＴＡ（Rapid Thermal Annealing）などの熱処理が施される。これにより、高融点金属が半導体層ＳＬのシリコンと反応して、シリサイド層ＳＣ１、ＳＣ２、ＳＣ３が形成される。この後、未反応の金属層が除去される。
【００４１】
図１を参照して、半導体層ＳＬの表面全面に、たとえばＴＥＯＳを原料としたシリコン酸化膜よりなる層間絶縁層ＩＩが形成される。この層間絶縁層ＩＩに、写真製版技術およびエッチング技術によりコンタクトホールＣＨ１〜ＣＨ５が形成される。これらのコンタクトホールＣＨ１〜ＣＨ５の各々に、プラグ導電層ＰＬが充填される。層間絶縁層ＩＩの上に、たとえばタングステンを含む材質やアルミニウムを含む材質よりなる金属層が形成される。この金属層が写真製版技術およびエッチング技術によりパターニングされて、ドレイン配線ＤＩ、ソース配線ＳＩ、フィールドプレートＦＰなどが金属層から形成される。
【００４２】
このようにして図１に示す本実施の形態の半導体装置が製造される。
次に、本実施の形態および比較例の半導体装置のゲートパルスストレスによる耐圧劣化量およびしきい値電圧の変動量について測定した方法および結果について説明する。
【００４３】
まずゲートパルスストレスによる耐圧劣化量に関しては、図１に示す本実施の形態の構成と、図９〜図１１に示す３種類の比較例の構成とについて調べた。
【００４４】
図９の構成は、図１に示す本実施の形態の構成と比較して、フィールドプレートがソース配線ＳＩと一体化してソース電位になっている点とダミー導電層が設けられていない点とにおいて異なっている。
【００４５】
また図１０の構成は、図１に示す本実施の形態の構成と比較して、ダミー導電層が設けられていない点において異なっている。
【００４６】
また図１１の構成は、図１に示す本実施の形態の構成と比較して、フィールドプレートがソース配線ＳＩと一体化してソース電位になっている点とダミー導電層がソース配線ＳＩに接続されてソース電位になっている点とにおいて異なっている。
【００４７】
なお図９〜図１１の上記以外の構成は、図１に示す実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【００４８】
上記の４つの構成（図１、図９〜図１１に示す構成）についてのゲートパルスストレスによる耐圧劣化量の測定は、以下の方法により行なった。
【００４９】
（Ａ１）オフ耐圧を測定した。
（Ａ２）ゲートストレスをパルスで印加した。
【００５０】
（Ａ３）オフ耐圧を測定した。
（Ａ４）上記（Ａ２）および（Ａ３）を繰り返した。
【００５１】
上記の方法により測定されたゲートパルスストレスによる耐圧劣化量の結果を図１２に示す。図１２の結果から、図９および図１１の各構成ではゲートパルスストレスによって耐圧劣化が大きくなるが、図１０および図１の各構成ではゲートパルスストレスによって耐圧がほとんど劣化しないことがわかった。
【００５２】
この結果は以下の理由によるものと考えられる。
たとえば図９に示す構成では、フィールドプレートがソース配線ＳＩと一体化してソース電位となっている。この構成のオフ状態においては、図１３に示すようにソース電位Ｖｓが０Ｖ、ドレイン電位Ｖｄが−ＢＶ、ゲート電位Ｖｇが０Ｖ、支持基板ＳＳの電位ＶｂａｃｋがＶｄとなる。この場合、ソース領域とドレイン領域との間の図中横方向に電界が生じる。そこで、ソース配線ＳＩをフィールドプレートとして用い、かつ支持基板ＳＳにＶｄの電位を印加することによって、この図中横方向の電界が均一になるように制御されている。
【００５３】
しかし、図１４に示すようにゲート電極ＧＥにパルスストレスが印加されると、ゲート電極ＧＥとソース配線ＳＩとの間にかかる電界によって層間絶縁層ＩＩで分極が発生する。この分極によって、層間絶縁層ＩＩのソース配線ＳＩ側（図中上側）は負の電荷が偏った部分となり、層間絶縁層ＩＩのゲート電極ＧＥ側（図中下側）は正の電荷が偏った部分となる。
【００５４】
図１５に示すように、上記の分極によって層間絶縁層ＩＩの図中下側に偏った正の電荷がドリフト領域ＤＲに作用する。これにより、ソース領域とドレイン領域との間にかかる横方向の電界が不均一となる。上記により、耐圧が劣化したものと考えられる。また図１１の構成についても同様の理由により耐圧が劣化したものと考えられる。
【００５５】
一方、図１０および図１に示す構成においては、フィールドプレートＦＰがゲート電位となる。これにより上記の分極が生じないために耐圧がほとんど劣化しなかったものと考えられる。
【００５６】
次に、上記の耐圧の劣化がほとんど生じなかった図１に示す本実施の形態の構成と、図１０に示す比較例の構成とについて、しきい値電圧の変動量を調べた。
【００５７】
上記の２つの構成（図１、図１０に示す構成）についてのしきい値電圧の変動量の測定は、以下の方法により行なった。
【００５８】
（Ｂ１）ドレイン電流Ｉｄｓおよびしきい値電圧Ｖｔｈを測定した。
（Ｂ２）Ｖｇ（ゲート電位）＝Ｖｄ（ドレイン電位）のストレス電圧を一定時間印加した。
【００５９】
（Ｂ３）ドレイン電流Ｉｄｓおよびしきい値電圧Ｖｔｈを測定した。
また上記の測定は、図１に示すダミー導電層ＤＣの幅ｐｓを変化させて測定し、また図１０のフィールドプレートＦＰのドレイン側端部からゲート電極ＧＥの端部直上までの幅ＡＧＦＰを変化させて測定した。
【００６０】
上記の方法により測定されたしきい値電圧の変動量の結果を図１６に示す。図１６の結果から、図１０の構成ではフィールドプレートの幅ＡＧＦＰを変化させることで電流能力の増加は抑えられるものの、しきい値電圧の変動量（ΔＶｔｈ）はあまり抑えられないことがわかった。一方、図１の構成ではダミー導電層ＤＣの幅ｐｓを長くすることで、電流能力の増加を抑えられるとともに、しきい値電圧の変動量（ΔＶｔｈ）も抑えられることがわかった。
【００６１】
これは、フィールドプレートＦＰとドリフト領域ＤＲとの間にダミー導電層ＤＣを設けたことで、フィールドプレートＦＰの電界をダミー導電層ＤＣによって遮蔽できるためであると考えられる。
【００６２】
以上より、図１に示す本実施の形態の構成によれば、ゲートパルスストレスによる耐圧劣化およびしきい値電圧の変動を抑制することができる。
【００６３】
次に、本実施の形態の半導体装置の作用効果について説明する。
本実施の形態では、図１に示すようにゲート絶縁層に素子分離絶縁層のような厚膜の絶縁層ＦＯが用いられているため、高電圧を入力することができる。またフィールドプレートＦＰを設けたことにより、ドリフト領域ＤＲでの電界集中を緩和することができる。またフィールドプレートＦＰがゲート電位であるため、電流能力を向上することができる。
【００６４】
また電流能力を向上させると、通常はホットキャリアが発生しやすくなることで絶縁層ＦＯ中へのキャリアのトラップが増加して、しきい値電圧などの特性変動が大きくなる。しかし、本実施の形態では、フィールドプレートＦＰとドリフト領域ＤＲとの間に配置したソース電位のダミー導電層ＤＣによりフィールドプレートＦＰからの電界を遮蔽することができる。これにより、図１６に示すように電流能力を向上させても、図１０の構成よりもしきい値電圧の変動を少なくすることができる。
【００６５】
また本実施の形態では、ソース電位のダミー導電層ＤＣによりフィールドプレートＦＰからの電界を遮蔽することができるため、図１２に示すようにゲートパルスストレスによる耐圧劣化量を少なくすることができる。
【００６６】
また本実施の形態では、ダミー導電層ＤＣの幅ｐｓや配置位置を変更することにより、電流能力を調整することもできる。
【００６７】
また図１に示す本実施の形態の構成においてダミー導電層ＤＣがフィールドプレートＦＰのドレイン側端部ＦＰＥよりもドレイン側に位置している場合には耐圧が下がる。しかし本実施の形態では、ダミー導電層ＤＣはフィールドプレートＦＰのドレイン側端部ＦＰＥよりもソース側に位置しているため、このような耐圧の低下が生じることもない。
【００６８】
（実施の形態２）
図１７を参照して、本実施の形態の半導体装置の構成は、図１に示す実施の形態１の構成と比較して、ダミー導電層ＤＣが、導電体ＤＣ１と導電体ＤＣ２との２つの導電体を有する点において異なっている。導電体ＤＣ１と導電体ＤＣ２とは、共にソース領域に電気的に接続されている。導電体ＤＣ１と導電体ＤＣ２とのそれぞれの上面に絶縁層ＣＩが形成されており、側面には側壁絶縁層ＳＷが形成されている。
【００６９】
なお、これ以外の構成については実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【００７０】
本実施の形態においては、ダミー導電層ＤＣが導電体ＤＣ１と導電体ＤＣ２とを有しているため、実施の形態１よりも細かく電流能力の調整を行なうことができる。
【００７１】
（実施の形態３）
図１７を参照して、本実施の形態の半導体装置の構成は、図１に示す実施の形態１の構成と比較して、ダミー導電層ＤＣが、導電体ＤＣ１と導電体ＤＣ２との２つの導電体を有する点において異なっている。ゲート電極ＧＥに近い側の導電体ＤＣ１がソース領域に電気的に接続されている。ゲート電極ＧＥに遠い側の導電体ＤＣ２はフローティングな電位状態となっている。つまり、導電体ＤＣ１のドレイン領域側に配置された導電体ＤＣ２がフローティング電位を有している。導電体ＤＣ１と導電体ＤＣ２とのそれぞれの上面に絶縁層ＣＩが形成されており、側面には側壁絶縁層ＳＷが形成されている。
【００７２】
なお、これ以外の構成については実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【００７３】
本実施の形態においては、ダミー導電層ＤＣが導電体ＤＣ１と導電体ＤＣ２とを有しているため、実施の形態１よりも細かく電流能力の調整を行なうことができる。
【００７４】
またフローティング電位の導電体ＤＣ２により、層間絶縁層ＩＩの膜質または上層から侵入する水分に起因するトラップサイトの形成による劣化を抑制することができる。
【００７５】
（実施の形態４）
図１７を参照して、本実施の形態の半導体装置の構成は、図１に示す実施の形態１の構成と比較して、ダミー導電層ＤＣが、導電体ＤＣ１と導電体ＤＣ２との２つの導電体を有する点において異なっている。ゲート電極ＧＥに近い側の導電体ＤＣ１がフローティングな電位状態となっている。ゲート電極ＧＥに遠い側の導電体ＤＣ２はソース領域に電気的に接続されている。つまり、導電体ＤＣ２のゲート電極ＧＥ側に配置された導電体ＤＣ１がフローティング電位を有している。導電体ＤＣ１と導電体ＤＣ２とのそれぞれの上面に絶縁層ＣＩが形成されており、側面には側壁絶縁層ＳＷが形成されている。
【００７６】
なお、これ以外の構成については実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付しその説明を省略する。
【００７７】
本実施の形態においては、ダミー導電層ＤＣが導電体ＤＣ１と導電体ＤＣ２とを有しているため、実施の形態１よりも細かく電流能力の調整を行なうことができる。
【００７８】
またフローティング電位の導電体ＤＣ１により、層間絶縁層ＩＩの膜質または上層から侵入する水分に起因するトラップサイトの形成による劣化を抑制することができる。
【００７９】
（実施の形態５）
実施の形態２〜４においては、ダミー導電層ＤＣが２つの導電体ＤＣ１、ＤＣ２を有する場合について説明したが、ダミー導電層ＤＣは３つ以上の導電体を有していてもよい。この場合、３つ以上の導電体の少なくとも１つがソース電位であれば、他の導電体はソース電位であってもフローティング電位であってもよい。
【００８０】
ダミー導電層ＤＣが３つ以上の導電体を有することにより、実施の形態１よりも細かく電流能力の調整を行なうことができる。
【００８１】
またダミー導電層ＤＣがフローティング電位の導電体を有することにより、層間絶縁層ＩＩの膜質または上層から侵入する水分に起因するトラップサイトの形成による劣化を抑制することができる。
【００８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００８３】
本発明は、横型の絶縁ゲート型電界効果トランジスタを備えた半導体装置に特に有利に適用され得る。
【符号の説明】
【００８４】
ＢＩＢＯＸ層、ＢＮボトムｎ型領域、ＣＨ１〜ＣＨ５コンタクトホール、ＣＩ，ＦＯ絶縁層、ＤＣダミー導電層、ＤＣ１，ＤＣ２導電体、ＤＩドレイン配線、ＤＲドリフト領域、ＦＰフィールドプレート、ＧＥゲート電極、ＩＩ層間絶縁層、ＩＮ酸化膜、ＮＲｎ⁺領域、ＮＷｎ型ウエル領域、ＰＬプラグ導電層、ＰＲ１，ＰＲ２ｐ⁺領域、ＰＳ導電層、ＰＷ１，ＰＷ２ｐ型ウエル領域、ＳＣ１〜ＳＣ３シリサイド層、ＳＩソース配線、ＳＬ半導体層、ＳＳ支持基板、ＳＵ半導体基板、ＳＷ側壁絶縁層。

【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に選択的に形成された絶縁層と、
前記半導体基板に形成された横型の絶縁ゲート型電界効果トランジスタとを備え、
前記絶縁ゲート型電界効果トランジスタは、
前記絶縁層の両側のそれぞれにおいて前記半導体基板の主表面に形成されたソース領域およびドレイン領域と、
前記ドレイン領域に接続されたドリフト領域と、
前記ソース領域および前記ドリフト領域に挟まれる領域上に前記絶縁層を介在して形成されたゲート電極とを含み、さらに
前記ゲート電極および前記ドリフト領域上を延在し、かつ前記ゲート電極に電気的に接続されたフィールドプレートと、
前記フィールドプレートと前記ドリフト領域との間において前記絶縁層上に形成され、かつ前記ソース領域に電気的に接続された第１の導電体を含むダミー導電層とを備えた、半導体装置。
【請求項２】
前記ダミー導電層は、前記ソース領域に電気的に接続された第２の導電体をさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記ダミー導電層は、前記第１の導電体の前記ゲート電極側に配置されたフローティング電位を有する第２の導電体をさらに含む、請求項１に記載の半導体装置。
【請求項４】
前記ダミー導電層は、前記第１の導電体の前記ドレイン領域側に配置されたフローティング電位を有する第２の導電体をさらに含む、請求項１に記載の半導体装置。

【図１】