【課題】ｐ型トランジスタの動作速度を高め、ｎ型トランジスタとの動作速度の均衡がとれた半導体装置の製造方法を提供する。
【解決手段】ｐ−ＭＯＳ領域３０ａのソース／ドレイン領域にＳｉＧｅ膜からなる圧縮応力印加部２０を形成し、その後にｐ−ＭＯＳ領域３０ａおよびｎ−ＭＯＳ領域３０ｂに不純物注入を行い、浅い接合領域２２ａ、２２ｂおよび深い接合領域２３ａ、２３ｂを形成する。ＳｉＧｅ膜を形成する際の加熱により浅い接合領域２２ａ、２２ｂの不純物がゲート絶縁膜１５の直下に拡散することを防止し、短チャネル効果を防止すると共に、ｐ−ＭＯＳトランジスタ１３ａのチャネル領域の正孔移動度を高め、ｎ−ＭＯＳトランジスタ１３ｂの動作速度との均衡により、相補型の半導体装置１０の総合的な動作速度を高める。 （もっと読む）

【課題】 チャネルに応力が印加されるMOSトランジスタの特性のばらつきを防ぐことができる半導体装置とその製造方法を提供すること、及び、MOSトランジスタのチャネルにおけるキャリア分布を直接測定することができる半導体装置の評価方法を提供すること。
【解決手段】 シリコン（半導体）基板１０と、シリコン基板１０の上に順に形成されたゲート絶縁膜１３及びゲート電極１４ｃと、ゲート電極１４ｃの横のシリコン基板１０のリセス（穴）１０ａ、１０ｂに形成されたソース/ドレイン材料層１８ａ、１８ｂと、を有し、リセス１０ａ、１０ｂのゲート電極１４ｃ寄りの側面１０ｃ、１０ｄが、シリコン基板１０の少なくとも一つの結晶面で構成されることを特徴とする半導体装置による。 （もっと読む）

【課題】 不純物のプロファイルを精度よく制御することが可能な半導体装置の製造方法を提供する。
【解決手段】 半導体領域１に不純物元素のイオンを注入する工程と、半導体領域に、所定元素としてIV族の元素又は不純物元素と同一導電型であって不純物元素よりも質量数が大きい元素のイオンを注入してアモルファス状態の結晶欠陥領域５を形成する工程と、不純物元素及び所定元素が注入された領域にフラッシュランプの光を照射してアニールを行い、アモルファス状態の結晶欠陥領域の結晶欠陥を回復させるとともに不純物元素を活性化する工程と、を備え、フラッシュランプの光を照射してアニールを行う工程を、結晶欠陥領域のアモルファス状態が維持される温度で半導体領域を予め加熱した状態で行う。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】 熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止する。
【解決手段】 シリコン基板１上にＨｆＡｌＯｘ膜５とポリシリコンゲルマニウム膜６を積層する。ポリシリコンゲルマニウム膜６にボロンイオン７を注入した後、パターニングしてゲート電極６ａを形成する。ゲート電極６ａをマスクとしてエクステンション領域形成用のボロンイオン９を注入した後、ゲート電極６ａ側壁にサイドウォール１２を形成する。サイドウォール１２及びゲート電極６ａをマスクとしてソース／ドレイン領域形成用のボロンイオン１３を注入する。熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。 （もっと読む）

本発明は、半導体デバイス（１０）を製造する方法であって、シリコンの半導体本体（１）がその表面に第１導電型の半導体領域（４）を備え、その領域に、第１導電型とは逆の第２導電型の第２半導体領域（２Ａ、３Ａ）が、第２導電型のドーパント原子の半導体本体（１）への添加によって第１半導体領域（４）とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前に、不活性原子のアモルファス化注入によってアモルファス領域が半導体本体（１）内に形成され、アモルファス化注入後、半導体本体（１）に暫定的ドーパント原子が注入され、第２導電型のドーパント原子の添加後、半導体本体が、それに約５００℃から約８００℃までの、好ましくは５５０℃から７５０℃までの範囲の温度での熱処理を加えることによって、アニールされる方法に関する。第２導電型のドーパント原子はイオン注入によって半導体本体（１）に添加される。このようにして、非常に浅く、熱的に安定で、急峻で、低オーミックであるＭＯＳＦＥＴのソースおよびドレイン拡張部（２Ａ、３Ａ）を形成するのに非常に適しているｐｎ接合が形成される。
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アイソレーションされたゲート電極（１８）と、ｎ形導電ウェル（１１）内のｐ形導電ソース領域（１５）と、ｎ形ウェル内に配置されているｐ形導電ウェル（１２）内のｐ形導電ドレイン領域（１４）と、ゲート電極とドレイン領域との間のフィールド酸化物領域（１３）とを備えている高電圧ＰＭＯＳトランジスタにおいて、ドレイン領域（１４）の下方のｎ形導電ウェルの深さ（Ａ′−Ｂ′）はソース領域（１５）の下方のｎ形導電ウェルの深さより僅かでありかつｐ形導電ウェルの深さ（Ａ′−Ｃ′）はドレイン領域（１４）の下方において最大である。
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濃度１から１０％のＳｉＨ_３ＣＨ_３をＨ_２により希釈し、希釈したＳｉＨ_３ＣＨ_３の一部と、ＧｅＨ_４と、ＳｉＨ_４（またはＤＣＳ）とをそれぞれ所定の流量でエピタキシャル装置のチャンバへ供給し、ＳｉＧｅ：Ｃをエピタキシャル成長技術により形成する。ＳｉＨ_３ＣＨ_３を希釈することにより、ＳｉＨ_３ＣＨ_３に含まれる酸素系不純物の濃度が低減するので、チャンバへ供給される酸素系不純物が低減して、成膜されるＳｉＧｅ：Ｃに含まれる酸素系不純物の濃度が低減する。 （もっと読む）

半導体材料の構造物または本体（例えば基板または層）によって定められる境界を横切って加えられる応力を受ける膜は、境界の近傍の半導体材料中に引張り応力から圧縮応力への変化を提供し、アニーリングの間のホウ素拡散速度を変化させ、ひいては最終ホウ素濃度またはプロフィル／勾配あるいはその両方を変化させるために用いられる。電界効果トランジスターの場合、側壁の有無にかかわらず、ソース／ドレイン、拡張注入部またはハロ注入部、あるいはその両方に対する境界の位置を調節するために、ゲート構造物を形成させることができる。水平方向と垂直方向とで異なるホウ素拡散速度を作り出すことができ、ヒ素と同程度の拡散速度を実現することができる。同じプロセス工程で、ｎＦＥＴとｐＦＥＴとの両方の接合キャパシタンスの減少を同時に実現することができる。

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本発明は、ヘテロ構造を有した電界効果トランジスタに関する。当該ヘテロ構造では、キャリア材料上に歪み単結晶半導体層（４）が形成されている。当該キャリア材料は、最上層として、第１の半導体材料（Ｓｉ）からなる緩和単結晶半導体層（３）を備えている。上記緩和単結晶半導体層は半導体合金（Ｇｅ_ｘＳｉ_１−ｘ）を含んでいて、第２の半導体材料の比率ｘは自由に設定できる。さらに、上記歪み半導体層（４）上に、ゲート絶縁層（５）およびゲート層（６）が形成される。この場合、非ドープチャネル領域（Ｋ）を構成するために、少なくとも歪み半導体層（４）において、ドレイン／ソース領域（Ｄ、Ｓ）が上記ゲート層に対して横向きに形成される。Ｇｅ比率ｘを自由に設定できる可能性によって、閾値電圧を任意に設定でき、これによって最新の論理半導体部品を実現することができる。
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半導体デバイスの生産方法であって、ａ）半導体基板を準備し、ｂ）半導体基板の最上面上に絶縁層を設け、ｃ）適当な注入によって、前記半導体基板の最上層中にアモルファス層を作り、ｄ）所定のドーピングプロファイルを伴う前記アモルファス層を作るための前記絶縁層を通して、前記半導体基板中へドーパントを、前記ドーピングプロファイルが前記絶縁層内に位置するピーク値を持つように注入し、ｅ）前記アモルファス層を再成長させ、前記ドーパントを活性化する固相エピタキシャル再成長作用を適用することを含む半導体デバイスの生産方法。
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半導体素子において、非常に深い位置に達するゲルマニウムイオン注入及びゲルマニウムの活性化をニッケルシリサイド形成用のニッケルの堆積の前に行なう。ゲルマニウムを活性化させることにより、イオン注入領域の格子定数が、シリコンであることが好ましい母体基板の格子定数よりも大きくなる。このような変化が加えられた格子によって、ニッケルダイシリサイドの形成を防止することができるという効果が得られる。その結果、ニッケルシリサイドスパイクを防止することができる。
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ストレインド・シリコン電圧制御発振器（ＶＣＯ）は、ストレインド・シリコン層を有する第１Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）装置を含み、ストレインド・シリコン層を有する第２ＰＭＯＳ装置に結合される。
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【課題】 ｐ型電界効果トランジスタ（ＰＦＥＴ）およびｎ型電界効果トランジスタ（ＮＦＥＴ）を有する集積回路を提供することにある。
【解決手段】 第１の歪みは、ＮＦＥＴではなくＰＦＥＴのみのソースおよびドレイン領域内に配置されたシリコン・ゲルマニウムなどの格子不整合半導体層を介してＮＦＥＴではなくＰＦＥＴのチャネル領域に加えられる。ＰＦＥＴおよびＮＦＥＴを形成するプロセスが提供される。ＰＦＥＴのソースおよびドレイン領域になるためのエリア内にトレンチがエッチングされ、それに隣接するＰＦＥＴのチャネル領域に歪みを加えるために、格子不整合シリコン・ゲルマニウム層をそこにエピタキシャル成長させる。シリコン・ゲルマニウム層の上にシリコンの層を成長させ、シリコンの層からサリサイドを形成して、低抵抗ソースおよびドレイン領域を提供することができる。 （もっと読む）

Ｓｉ（１００）基板の表面にシリコン酸化膜を形成した後、このシリコン酸化膜をプラズマ窒化して酸窒化シリコン膜にする。その後ＮＯガス雰囲気中で７７０乃至９７０℃の温度条件下で熱処理することにより、ゲート絶縁膜における基板との界面部分の窒素濃度を１乃至１０原子％にすると共に、基板と酸窒化シリコン膜との界面に存在する界面Ｓｉ結合欠陥の結合手の方位角分布が、基板の［１００］方位に対して２５°以上の角度にピークをもつようにする。 （もっと読む）