半導体デバイスを製造する方法およびそのような方法で得られる半導体デバイス
本発明は、半導体デバイス（１０）を製造する方法であって、シリコンの半導体本体（１）がその表面に第１導電型の半導体領域（４）を備え、その領域に、第１導電型とは逆の第２導電型の第２半導体領域（２Ａ、３Ａ）が、第２導電型のドーパント原子の半導体本体（１）への添加によって第１半導体領域（４）とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前に、不活性原子のアモルファス化注入によってアモルファス領域が半導体本体（１）内に形成され、アモルファス化注入後、半導体本体（１）に暫定的ドーパント原子が注入され、第２導電型のドーパント原子の添加後、半導体本体が、それに約５００℃から約８００℃までの、好ましくは５５０℃から７５０℃までの範囲の温度での熱処理を加えることによって、アニールされる方法に関する。第２導電型のドーパント原子はイオン注入によって半導体本体（１）に添加される。このようにして、非常に浅く、熱的に安定で、急峻で、低オーミックであるＭＯＳＦＥＴのソースおよびドレイン拡張部（２Ａ、３Ａ）を形成するのに非常に適しているｐｎ接合が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスを製造する方法であって、シリコンの半導体本体（semiconductor body）がその表面に第１導電型の半導体領域を備え、その領域に第１導電型とは逆の第２導電型の第２半導体領域が第２導電型のドーパント原子の半導体本体への添加（introduction）によって第１半導体領域とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前にアモルファス領域がアモルファス化注入（amorphizing implantation）によって半導体本体内に形成され、アモルファス化注入後、暫定的（temporary）ドーパント原子が半導体本体に注入され、第２導電型のドーパント原子の添加後、半導体本体がそれに熱処理を加えることによってアニールされる方法に関する。
【０００２】
そのような方法は、非常に浅く、急峻な低オーミックｐｎ接合を有するデバイスを作るのに、特にＭＯＳＦＥＴ（＝Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化膜半導体電界効果トランジスタ）デバイスを作るのに、非常に適している。将来のＣＭＯＳ（＝Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ、相補型ＭＯＳ）技術では、そのようなｐｎ接合は、とりわけソースおよびドレイン拡張部の形成のために必要とされる。これは、特に将来のいわゆるサブ６５ｎｍ技術には容易ではない。
【背景技術】
【０００３】
最初のパラグラフで述べられた方法は、２００３年６月１２日に公開された米国特許出願第ＵＳ２００３／０１０９１１９Ａ１号から知られる。その中に、ソースおよびドレイン拡張部を形成するために上記で説明されたやり方でｐｎ接合の形成を使用してＭＯＳＦＥＴが作られるそのような方法が記述されている。最初に、アモルファス化注入が行われ、次に、フッ素原子の形での暫定的ドーパント原子の注入が行われる。ホウ素原子の形でのドーパント原子が、半導体本体の表面に堆積され十分な濃度のホウ素などのドーパント原子を含む固体材料の層からの外方拡散法によって半導体本体に添加される。最後に、半導体本体は、摂氏約９５０度から摂氏約１１００度までの温度範囲での短い熱処理を使用してアニールされる。
【０００４】
そのような方法の弱点は、得られたｐｎ接合が、将来の必要条件に対して必ずしも依然として浅く急峻で十分に低オーミックであるとは限らないことである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の一目的は、上記弱点を回避し、特にＭＯＳＦＥＴのソースおよびドレイン拡張部の形成のために非常に浅く急峻な低オーミックｐｎ接合を確実に実現する方法を提供することである。
【課題を解決するための手段】
【０００６】
これを達成するために、最初のパラグラフに記載されたタイプの方法は、第２導電型のドーパント原子がイオン注入によって半導体本体に添加され、半導体本体は摂氏約５００度から８００度までの温度範囲での熱処理によってアニールされることを特徴とする。本発明は、まず最初に、工程の熱予算（thermal budget）が制限されている場合、工業的規模での適用に適した工程であるイオン注入は、非常に浅く急峻な低オーミックｐｎ接合を形成するのに適しているという認識に基づいている。他の理解は、知られている方法のアニーリング工程は、比較的温度が高いので、依然として前記予算にかなり貢献することである。ホウ素などのドーパント原子の拡散は、そのようなステップ中に十分に防がれることはできない。本発明はさらに、中間温度での、たとえば摂氏８００度から９５０度までの範囲でのアニーリングは、これらの温度では、たとえばソースまたはドレイン拡張部の（シート）抵抗の増大を伴うホウ素原子の非活性化が生じ、したがって最適ではないので、適切ではないという驚くべき認識に基づいている。摂氏５００度より下では、過度の時間が必要であるか、あるいはアニーリングは全然生じない。最後に、本発明は、そのような低温ＳＰＥ（＝Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ、固相エピタキシ）工程に必要な時間はそれでも比較的短いので、低温は、一方では、半導体本体を完全にアニールするのに適しており、他方では、ドーパント原子の拡散を防ぐ、あるいはとにかく強く制限するという認識に基づいている。たとえばドーパント原子のプロファイルの間のフッ素プロファイルの存在は、ドーパント原子の拡散を低減するばかりでなく、アモルファス化注入のいわゆる範囲の端の損傷（end of range damage）をドーパント原子から分離するので、本発明による方法で温度範囲の上限にあるドーパント原子の非活性化を防ぐか、あるいはとにかく低減する。
【０００７】
したがって、本発明による方法で、急峻で浅く、その両側の１つの側で非常に高いドーピング濃度、すなわちその側で低い抵抗、を有するｐｎ接合を得ることができる。２００３年１１月６日に公開された米国特許出願第２００３／０２０７５４２号に示されている方法では、イオン注入がホウ素原子の半導体本体への添加に適用されていることに留意すべきである。本明細書中では、単一アニールが、摂氏９００度から１０７５度までの範囲の高温ででも適用されている。
【０００８】
好ましい一実施形態では、半導体本体は摂氏５５０度から約７５０度までの範囲の温度での熱処理によってアニールされる。このようにして、ドーパント原子の非活性化はほぼ完全に回避される。
【０００９】
好ましくは、暫定的ドーパント原子の注入は第２導電型のドーパント原子の注入の前に行われ、これらの注入の間に、半導体本体は他の熱処理と同じ温度範囲でさらに別の熱処理によってアニールされる。このようにして、ドーパント原子の拡散に対するアニーリング工程の影響はさらに制限されることができる。工程の終りに１つのアニーリングステップしか使用されない場合は、暫定的ドーパントおよびドーパント原子の注入の順序は同じであるように選ばれることができるが、そのような場合、逆の順序も実行可能である。
【００１０】
本発明による方法の他の好ましい実施形態では、半導体デバイスは電界効果トランジスタとして形成され、シリコンの半導体本体が、その表面に、両方とも拡張部を備えた第２導電型のソース領域およびドレイン領域と、ソース領域とドレイン領域の間の第１導電型のチャネル領域と、チャネル領域の上のゲート誘電体によって半導体本体の表面から分離されたゲート領域とを備え、第１半導体領域はチャネル領域の一部分として形成され、ソースおよびドレイン拡張部は第２半導体領域のそばに形成される。このようにして、将来の、サブ６５ｎｍ、ＣＭＯＳプロセスで、優れた特性を有するＭＯＳＦＥＴデバイスが入手可能である。好ましくは、第１導電型にはｎ導電型が選ばれ、第２導電型のドーパント原子にはホウ素原子が選ばれ、暫定的ドーパント原子にはフッ素原子が選ばれる。このようにして、ＰＭＯＳＦＥＴが得られる。さらに、ＮＭＯＳＦＥＴが同じ手順で、ことによると同様のやり方で、作られることができる。暫定的ドーパント原子には他の原子が使用されることができ、その選択は形成されるべきトランジスタの種類に依存する。
【００１１】
好ましくは、不活性イオンのアモルファス化注入には、イオンは、Ｇｅ、Ｓｉ、Ａｒ、またはＸｅを含むグループから選ばれる。
【００１２】
アニーリング熱処理に適した時間は、１秒から１０分の間にあると確認されている。１回の最終熱処理しか使用されない場合は、適切な時間は、摂氏５５０度では約１０分であり、摂氏６５０度では約１分、摂氏７００度では約２０秒、摂氏７５０度では約１秒である。熱処理が、暫定的ドーパントの注入と第２導電型のドーパントの注入との間で加えられる場合は、適切な時間は２０秒から１０分までの範囲にある。最終熱処理時間はこの場合より短い、たとえば、摂氏５５０度から摂氏６５０度までの温度範囲で１分から５秒までの範囲にある。
【００１３】
本発明はまた、本発明による方法で得られる半導体デバイスも含む。好ましくは、そのようなデバイスは、そのソースおよびドレイン拡張部が上記で説明されたように作られる電界効果トランジスタを含む。
【００１４】
本発明のこれらおよび他の態様は、図面と併せて読まれるべき以下で説明される諸実施形態から、またそれらを参照しながら、明らかになりまた明らかにされるであろう。
【００１５】
これらの図は略図化したものであり、比例しておらず、厚さを表示する寸法はより明瞭にするために特に誇張されている。対応する部分は、全体的に、様々な図において同じ参照番号および同じ網掛けになっている。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明による方法で得られる半導体デバイスの断面図である。デバイス１０は、この場合はＰＭＯＳＴであるが、ｎ型シリコン、ここではｎ型シリコン基板１１、で作られた半導体本体１を含む。デバイス１０は、実際には、その境界近くに、いわゆるトレンチ分離またはＬＯＣＯＳ（＝Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、シリコン局所酸化）分離などの分離領域を含むが、図面には示されていない。実際には、デバイス１０は、ＮＭＯＳとＰＭＯＳ両方の型の多くのトランジスタを含む。半導体本体の表面には、この場合ｐ型の、ソース領域２およびドレイン領域３があり、これらはやはりｐ型の拡張部２Ａ、３Ａを備え、これらの拡張部はより浅く、この場合ｎ型の、チャネル領域４に接し、このチャネル領域４の上にはここでは二酸化シリコンを含む誘電体領域６があり、チャネル領域４を、ここでは多結晶シリコンを含む、ゲート領域５から分離する。この場合やはり二酸化シリコンの、スペーサ２０は、ゲート領域５に接する。ソース、ドレインおよびゲート領域（２、３、５）の上に、金属ケイ化物（８Ａ、８Ｂ、８Ｃ）があり、接続領域として機能する。
【００１７】
図２から５までは、本発明による方法によるデバイスの製造における様々な段階での図１の半導体デバイスの断面図である。デバイス１０の製造開始点は、ｎ型シリコン基板１１―または、ＰＭＯＳＴのチャネル領域４を形成してもよい、いわゆるｎウェルを備えたｐ型基板―であり（図２参照）、この基板はまた、この場合、半導体本体１も形成する。本体１では、分離領域―図面には示されていない―が形成される。続いて、シリコン本体１の表面にシリコン酸化物のゲート誘電体６が、この場合は熱酸化によって、形成される。次に、多結晶シリコン層５が、通常のやりかたでＣＶＤによってゲート誘電体層６上に堆積される。その厚みはこの例では１００ｎｍである。マスク―図面には示されていない―が、形成されるべきゲート５のエリアの構造上に堆積され、たとえばレジストを含み、フォトリソグラフィによって形成される。マスクの外側では、層５、６がエッチングによって除去され、このようにして、ゲート５およびゲート誘電体６を含むゲートスタックが形成される。
【００１８】
続いて、デバイス１０上に前記材料の均一な層を堆積させることと、その層を異方性エッチングしてその層がデバイスのプレーナ領域で再度除去されるようにすることよって、たとえば二酸化シリコンのスペーサ２０がゲートスタックの両側で形成される。次に、ソースおよびドレイン２、３を形成するために、より深いｐ＋型、この場合はホウ素イオンの、注入Ｉ１が行われる。次いで、半導体本体は、ソースおよびドレイン注入を活性化するために、１０００℃より高い温度でアニールされる。
【００１９】
次いで、スペーサ２０が除去され（図３参照）、その後で拡張部２Ａ、３Ａを作る。これは、この例では、一連の３つのイオン注入Ｉ２、３、４によって行われる。第１注入Ｉ２は、半導体本体１の一部分をアモルファス化することを含み、図面内のその関連部分もまたＩ２として示され、この例では、１０ｋｅＶから３０ｋｅＶまでの範囲の注入エネルギで、約１０１５ａｔ／ｃｍ２のドーズで、半導体本体１にゲルマニウムイオンを注入することによって行われる。次いで、暫定的ドーパント原子、この場合はフッ素原子、を含む領域Ｉ３を形成するために、第２注入Ｉ３が行われる。この注入は、３ｋｅＶから１０ｋｅＶまでの範囲の注入エネルギで、注入ドーズは同様に約１０１５ａｔ／ｃｍ２で行われる。続いて、半導体本体１は、摂氏約６００度の温度で数分間第１アニーリング処理を受ける。
【００２０】
次に（図４参照）、半導体本体１は第３イオン注入Ｉ４を受け、ここでドーパント原子、この場合はホウ素原子、が半導体本体１に添加される。これは、０．５ｋｅＶから３ｋｅＶの間の注入エネルギで、約５ｘ１０１４ａｔ／ｃｍ２から約５ｘ１０１５ａｔ／ｃｍ２までの範囲のドーズで行われる。したがって、フッ素注入の位置は、だいたいホウ素プロファイルとアモルファス化注入の範囲の間である。次に、注入のアモルファスシリコンは、摂氏５５０度から７５０度の間の温度で第２アニーリング工程においてさらに回復される。この場合もまた摂氏６００度の温度で２０秒間である。
【００２１】
このようにして（図５参照）、ソースおよびドレイン拡張部２Ａ、３Ａにおけるホウ素原子の非常に急峻で狭いプロファイルが得られ、これらの領域は、非常に高いホウ素濃度、したがって非常に低い抵抗を有する。続いて、上記で説明されたのと同様のやり方で、新しいスペーサ４０が形成される。この後に（図６参照）、たとえばチタンの金属層８の堆積が続き、これによって、穏やかな加熱後、接続領域として働くケイ化物領域が形成される。金属層８の未反応部分はエッチングによって除去されることができ、その後で図１に示された構造が生じる。
【００２２】
最後に（図８参照）、ｎ−ＭＯＳＦＥＴの製造は、たとえば二酸化シリコンのプリメタル誘電体の堆積によってさらに完成され、続いてそのパターン化が行われ、たとえばアルミニウムの、コンタクトメタル層の堆積が行われ、これもまたパターン化され、それによってコンタクト領域を形成する。これらのステップは図面には示されていない。
【００２３】
図７はアニーリング温度の関数としての２つのテストサンプルの正規化シート抵抗の変化を示す。摂氏７００度でシート抵抗ｐに関して正規化される関連するシート抵抗変化Δｐ／ｐが、２つのサンプルに関する温度Ｔの関数として示されている。曲線７０は、上記注入Ｉ２およびＩ４、すなわちアモルファス化注入およびドーパント注入によって形成されるテスト層に対応し、曲線７１は、上記注入Ｉ２、Ｉ３およびＩ４、すなわちアモルファス化注入、暫定的ドーパント注入およびドーパント注入によって形成されるテスト層に対応する。曲線７０、７１はいずれも、約７５０度より高いアニーリング温度では、それぞれ最大約５５％および約２０％のシート抵抗の増加が生じることを示す。７５０度より低い温度では、シート抵抗はいずれの場合にも有害には影響されない。２つの曲線７０、７１の差は、暫定的原子、この場合はフッ素原子の存在が、より高い温度ではシート抵抗の増加に重要で有益な影響を及ぼすことを示す。したがって、本発明による一方法では、予見される熱予算をあまり大きく超過しない場合、これは、暫定的ドーパント原子、すなわちフッ素原子の存在のため、ホウ素ドープされた層の品質に強く有害な影響を及ぼさない。
【００２４】
本発明が本明細書中で説明された例に限定されず、本発明の範囲内で多くの変形形態および変更形態が当業者には可能であることは明らかであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明による方法で得られる半導体デバイスの断面図である。
【図２】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図３】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図４】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図５】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図６】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図７】アニーリング温度の関数としての２つのテストサンプルの正規化シート抵抗の変化を示すグラフである。
【技術分野】
【０００１】
本発明は、半導体デバイスを製造する方法であって、シリコンの半導体本体（semiconductor body）がその表面に第１導電型の半導体領域を備え、その領域に第１導電型とは逆の第２導電型の第２半導体領域が第２導電型のドーパント原子の半導体本体への添加（introduction）によって第１半導体領域とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前にアモルファス領域がアモルファス化注入（amorphizing implantation）によって半導体本体内に形成され、アモルファス化注入後、暫定的（temporary）ドーパント原子が半導体本体に注入され、第２導電型のドーパント原子の添加後、半導体本体がそれに熱処理を加えることによってアニールされる方法に関する。
【０００２】
そのような方法は、非常に浅く、急峻な低オーミックｐｎ接合を有するデバイスを作るのに、特にＭＯＳＦＥＴ（＝Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化膜半導体電界効果トランジスタ）デバイスを作るのに、非常に適している。将来のＣＭＯＳ（＝Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ、相補型ＭＯＳ）技術では、そのようなｐｎ接合は、とりわけソースおよびドレイン拡張部の形成のために必要とされる。これは、特に将来のいわゆるサブ６５ｎｍ技術には容易ではない。
【背景技術】
【０００３】
最初のパラグラフで述べられた方法は、２００３年６月１２日に公開された米国特許出願第ＵＳ２００３／０１０９１１９Ａ１号から知られる。その中に、ソースおよびドレイン拡張部を形成するために上記で説明されたやり方でｐｎ接合の形成を使用してＭＯＳＦＥＴが作られるそのような方法が記述されている。最初に、アモルファス化注入が行われ、次に、フッ素原子の形での暫定的ドーパント原子の注入が行われる。ホウ素原子の形でのドーパント原子が、半導体本体の表面に堆積され十分な濃度のホウ素などのドーパント原子を含む固体材料の層からの外方拡散法によって半導体本体に添加される。最後に、半導体本体は、摂氏約９５０度から摂氏約１１００度までの温度範囲での短い熱処理を使用してアニールされる。
【０００４】
そのような方法の弱点は、得られたｐｎ接合が、将来の必要条件に対して必ずしも依然として浅く急峻で十分に低オーミックであるとは限らないことである。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明の一目的は、上記弱点を回避し、特にＭＯＳＦＥＴのソースおよびドレイン拡張部の形成のために非常に浅く急峻な低オーミックｐｎ接合を確実に実現する方法を提供することである。
【課題を解決するための手段】
【０００６】
これを達成するために、最初のパラグラフに記載されたタイプの方法は、第２導電型のドーパント原子がイオン注入によって半導体本体に添加され、半導体本体は摂氏約５００度から８００度までの温度範囲での熱処理によってアニールされることを特徴とする。本発明は、まず最初に、工程の熱予算（thermal budget）が制限されている場合、工業的規模での適用に適した工程であるイオン注入は、非常に浅く急峻な低オーミックｐｎ接合を形成するのに適しているという認識に基づいている。他の理解は、知られている方法のアニーリング工程は、比較的温度が高いので、依然として前記予算にかなり貢献することである。ホウ素などのドーパント原子の拡散は、そのようなステップ中に十分に防がれることはできない。本発明はさらに、中間温度での、たとえば摂氏８００度から９５０度までの範囲でのアニーリングは、これらの温度では、たとえばソースまたはドレイン拡張部の（シート）抵抗の増大を伴うホウ素原子の非活性化が生じ、したがって最適ではないので、適切ではないという驚くべき認識に基づいている。摂氏５００度より下では、過度の時間が必要であるか、あるいはアニーリングは全然生じない。最後に、本発明は、そのような低温ＳＰＥ（＝Ｓｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ、固相エピタキシ）工程に必要な時間はそれでも比較的短いので、低温は、一方では、半導体本体を完全にアニールするのに適しており、他方では、ドーパント原子の拡散を防ぐ、あるいはとにかく強く制限するという認識に基づいている。たとえばドーパント原子のプロファイルの間のフッ素プロファイルの存在は、ドーパント原子の拡散を低減するばかりでなく、アモルファス化注入のいわゆる範囲の端の損傷（end of range damage）をドーパント原子から分離するので、本発明による方法で温度範囲の上限にあるドーパント原子の非活性化を防ぐか、あるいはとにかく低減する。
【０００７】
したがって、本発明による方法で、急峻で浅く、その両側の１つの側で非常に高いドーピング濃度、すなわちその側で低い抵抗、を有するｐｎ接合を得ることができる。２００３年１１月６日に公開された米国特許出願第２００３／０２０７５４２号に示されている方法では、イオン注入がホウ素原子の半導体本体への添加に適用されていることに留意すべきである。本明細書中では、単一アニールが、摂氏９００度から１０７５度までの範囲の高温ででも適用されている。
【０００８】
好ましい一実施形態では、半導体本体は摂氏５５０度から約７５０度までの範囲の温度での熱処理によってアニールされる。このようにして、ドーパント原子の非活性化はほぼ完全に回避される。
【０００９】
好ましくは、暫定的ドーパント原子の注入は第２導電型のドーパント原子の注入の前に行われ、これらの注入の間に、半導体本体は他の熱処理と同じ温度範囲でさらに別の熱処理によってアニールされる。このようにして、ドーパント原子の拡散に対するアニーリング工程の影響はさらに制限されることができる。工程の終りに１つのアニーリングステップしか使用されない場合は、暫定的ドーパントおよびドーパント原子の注入の順序は同じであるように選ばれることができるが、そのような場合、逆の順序も実行可能である。
【００１０】
本発明による方法の他の好ましい実施形態では、半導体デバイスは電界効果トランジスタとして形成され、シリコンの半導体本体が、その表面に、両方とも拡張部を備えた第２導電型のソース領域およびドレイン領域と、ソース領域とドレイン領域の間の第１導電型のチャネル領域と、チャネル領域の上のゲート誘電体によって半導体本体の表面から分離されたゲート領域とを備え、第１半導体領域はチャネル領域の一部分として形成され、ソースおよびドレイン拡張部は第２半導体領域のそばに形成される。このようにして、将来の、サブ６５ｎｍ、ＣＭＯＳプロセスで、優れた特性を有するＭＯＳＦＥＴデバイスが入手可能である。好ましくは、第１導電型にはｎ導電型が選ばれ、第２導電型のドーパント原子にはホウ素原子が選ばれ、暫定的ドーパント原子にはフッ素原子が選ばれる。このようにして、ＰＭＯＳＦＥＴが得られる。さらに、ＮＭＯＳＦＥＴが同じ手順で、ことによると同様のやり方で、作られることができる。暫定的ドーパント原子には他の原子が使用されることができ、その選択は形成されるべきトランジスタの種類に依存する。
【００１１】
好ましくは、不活性イオンのアモルファス化注入には、イオンは、Ｇｅ、Ｓｉ、Ａｒ、またはＸｅを含むグループから選ばれる。
【００１２】
アニーリング熱処理に適した時間は、１秒から１０分の間にあると確認されている。１回の最終熱処理しか使用されない場合は、適切な時間は、摂氏５５０度では約１０分であり、摂氏６５０度では約１分、摂氏７００度では約２０秒、摂氏７５０度では約１秒である。熱処理が、暫定的ドーパントの注入と第２導電型のドーパントの注入との間で加えられる場合は、適切な時間は２０秒から１０分までの範囲にある。最終熱処理時間はこの場合より短い、たとえば、摂氏５５０度から摂氏６５０度までの温度範囲で１分から５秒までの範囲にある。
【００１３】
本発明はまた、本発明による方法で得られる半導体デバイスも含む。好ましくは、そのようなデバイスは、そのソースおよびドレイン拡張部が上記で説明されたように作られる電界効果トランジスタを含む。
【００１４】
本発明のこれらおよび他の態様は、図面と併せて読まれるべき以下で説明される諸実施形態から、またそれらを参照しながら、明らかになりまた明らかにされるであろう。
【００１５】
これらの図は略図化したものであり、比例しておらず、厚さを表示する寸法はより明瞭にするために特に誇張されている。対応する部分は、全体的に、様々な図において同じ参照番号および同じ網掛けになっている。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明による方法で得られる半導体デバイスの断面図である。デバイス１０は、この場合はＰＭＯＳＴであるが、ｎ型シリコン、ここではｎ型シリコン基板１１、で作られた半導体本体１を含む。デバイス１０は、実際には、その境界近くに、いわゆるトレンチ分離またはＬＯＣＯＳ（＝Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ、シリコン局所酸化）分離などの分離領域を含むが、図面には示されていない。実際には、デバイス１０は、ＮＭＯＳとＰＭＯＳ両方の型の多くのトランジスタを含む。半導体本体の表面には、この場合ｐ型の、ソース領域２およびドレイン領域３があり、これらはやはりｐ型の拡張部２Ａ、３Ａを備え、これらの拡張部はより浅く、この場合ｎ型の、チャネル領域４に接し、このチャネル領域４の上にはここでは二酸化シリコンを含む誘電体領域６があり、チャネル領域４を、ここでは多結晶シリコンを含む、ゲート領域５から分離する。この場合やはり二酸化シリコンの、スペーサ２０は、ゲート領域５に接する。ソース、ドレインおよびゲート領域（２、３、５）の上に、金属ケイ化物（８Ａ、８Ｂ、８Ｃ）があり、接続領域として機能する。
【００１７】
図２から５までは、本発明による方法によるデバイスの製造における様々な段階での図１の半導体デバイスの断面図である。デバイス１０の製造開始点は、ｎ型シリコン基板１１―または、ＰＭＯＳＴのチャネル領域４を形成してもよい、いわゆるｎウェルを備えたｐ型基板―であり（図２参照）、この基板はまた、この場合、半導体本体１も形成する。本体１では、分離領域―図面には示されていない―が形成される。続いて、シリコン本体１の表面にシリコン酸化物のゲート誘電体６が、この場合は熱酸化によって、形成される。次に、多結晶シリコン層５が、通常のやりかたでＣＶＤによってゲート誘電体層６上に堆積される。その厚みはこの例では１００ｎｍである。マスク―図面には示されていない―が、形成されるべきゲート５のエリアの構造上に堆積され、たとえばレジストを含み、フォトリソグラフィによって形成される。マスクの外側では、層５、６がエッチングによって除去され、このようにして、ゲート５およびゲート誘電体６を含むゲートスタックが形成される。
【００１８】
続いて、デバイス１０上に前記材料の均一な層を堆積させることと、その層を異方性エッチングしてその層がデバイスのプレーナ領域で再度除去されるようにすることよって、たとえば二酸化シリコンのスペーサ２０がゲートスタックの両側で形成される。次に、ソースおよびドレイン２、３を形成するために、より深いｐ＋型、この場合はホウ素イオンの、注入Ｉ１が行われる。次いで、半導体本体は、ソースおよびドレイン注入を活性化するために、１０００℃より高い温度でアニールされる。
【００１９】
次いで、スペーサ２０が除去され（図３参照）、その後で拡張部２Ａ、３Ａを作る。これは、この例では、一連の３つのイオン注入Ｉ２、３、４によって行われる。第１注入Ｉ２は、半導体本体１の一部分をアモルファス化することを含み、図面内のその関連部分もまたＩ２として示され、この例では、１０ｋｅＶから３０ｋｅＶまでの範囲の注入エネルギで、約１０１５ａｔ／ｃｍ２のドーズで、半導体本体１にゲルマニウムイオンを注入することによって行われる。次いで、暫定的ドーパント原子、この場合はフッ素原子、を含む領域Ｉ３を形成するために、第２注入Ｉ３が行われる。この注入は、３ｋｅＶから１０ｋｅＶまでの範囲の注入エネルギで、注入ドーズは同様に約１０１５ａｔ／ｃｍ２で行われる。続いて、半導体本体１は、摂氏約６００度の温度で数分間第１アニーリング処理を受ける。
【００２０】
次に（図４参照）、半導体本体１は第３イオン注入Ｉ４を受け、ここでドーパント原子、この場合はホウ素原子、が半導体本体１に添加される。これは、０．５ｋｅＶから３ｋｅＶの間の注入エネルギで、約５ｘ１０１４ａｔ／ｃｍ２から約５ｘ１０１５ａｔ／ｃｍ２までの範囲のドーズで行われる。したがって、フッ素注入の位置は、だいたいホウ素プロファイルとアモルファス化注入の範囲の間である。次に、注入のアモルファスシリコンは、摂氏５５０度から７５０度の間の温度で第２アニーリング工程においてさらに回復される。この場合もまた摂氏６００度の温度で２０秒間である。
【００２１】
このようにして（図５参照）、ソースおよびドレイン拡張部２Ａ、３Ａにおけるホウ素原子の非常に急峻で狭いプロファイルが得られ、これらの領域は、非常に高いホウ素濃度、したがって非常に低い抵抗を有する。続いて、上記で説明されたのと同様のやり方で、新しいスペーサ４０が形成される。この後に（図６参照）、たとえばチタンの金属層８の堆積が続き、これによって、穏やかな加熱後、接続領域として働くケイ化物領域が形成される。金属層８の未反応部分はエッチングによって除去されることができ、その後で図１に示された構造が生じる。
【００２２】
最後に（図８参照）、ｎ−ＭＯＳＦＥＴの製造は、たとえば二酸化シリコンのプリメタル誘電体の堆積によってさらに完成され、続いてそのパターン化が行われ、たとえばアルミニウムの、コンタクトメタル層の堆積が行われ、これもまたパターン化され、それによってコンタクト領域を形成する。これらのステップは図面には示されていない。
【００２３】
図７はアニーリング温度の関数としての２つのテストサンプルの正規化シート抵抗の変化を示す。摂氏７００度でシート抵抗ｐに関して正規化される関連するシート抵抗変化Δｐ／ｐが、２つのサンプルに関する温度Ｔの関数として示されている。曲線７０は、上記注入Ｉ２およびＩ４、すなわちアモルファス化注入およびドーパント注入によって形成されるテスト層に対応し、曲線７１は、上記注入Ｉ２、Ｉ３およびＩ４、すなわちアモルファス化注入、暫定的ドーパント注入およびドーパント注入によって形成されるテスト層に対応する。曲線７０、７１はいずれも、約７５０度より高いアニーリング温度では、それぞれ最大約５５％および約２０％のシート抵抗の増加が生じることを示す。７５０度より低い温度では、シート抵抗はいずれの場合にも有害には影響されない。２つの曲線７０、７１の差は、暫定的原子、この場合はフッ素原子の存在が、より高い温度ではシート抵抗の増加に重要で有益な影響を及ぼすことを示す。したがって、本発明による一方法では、予見される熱予算をあまり大きく超過しない場合、これは、暫定的ドーパント原子、すなわちフッ素原子の存在のため、ホウ素ドープされた層の品質に強く有害な影響を及ぼさない。
【００２４】
本発明が本明細書中で説明された例に限定されず、本発明の範囲内で多くの変形形態および変更形態が当業者には可能であることは明らかであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明による方法で得られる半導体デバイスの断面図である。
【図２】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図３】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図４】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図５】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図６】本発明による方法によるデバイスの製造におけるある段階での図１の半導体デバイスの断面図である。
【図７】アニーリング温度の関数としての２つのテストサンプルの正規化シート抵抗の変化を示すグラフである。
【特許請求の範囲】
【請求項１】
シリコンの半導体本体がその表面に第１導電型の半導体領域を備え、その領域に、第１導電型とは逆の第２導電型の第２半導体領域が、前記第２導電型のドーパント原子の前記半導体本体への添加によって前記第１半導体領域とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前に、不活性原子のアモルファス化注入によってアモルファス領域が前記半導体本体内に形成され、前記アモルファス化注入後、前記半導体本体に暫定的ドーパント原子が注入され、前記第２導電型の前記ドーパント原子の添加後、前記半導体本体がそれに熱処理を加えることによってアニールされる、半導体デバイスを製造する方法であって、前記第２導電型のドーパント原子がイオン注入によって前記半導体本体に添加され、前記半導体本体が摂氏約５００度から摂氏約８００度までの範囲の温度での熱処理によってアニールされることを特徴とする、方法。
【請求項２】
前記半導体本体は摂氏５５０度から摂氏約７５０度までの範囲での温度で熱処理によってアニールされることを特徴とする、請求項１に記載の方法。
【請求項３】
前記暫定的ドーパント原子の前記注入は前記第２導電型の前記ドーパント原子の前記注入の前に行われ、これらの注入の間に、前記半導体本体が他の熱処理と同じ温度範囲でのさらに別の熱処理によってアニールされることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記半導体デバイスは電界効果トランジスタとして形成され、シリコンの前記半導体本体が、その表面に、両方とも拡張部を備えた前記第２導電型のソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の間の第１導電型のチャネル領域と、前記チャネル領域の上のゲート誘電体によって前記半導体本体の表面から分離されたゲート領域とを備える方法であって、第１半導体領域が前記チャネル領域の一部分として形成され、前記ソースおよびドレイン拡張部が前記第２半導体領域の一部分として形成されることを特徴とする、請求項１、２または３に記載の方法。
【請求項５】
前記第１導電型にはｎ導電型が選ばれ、前記第２導電型の前記ドーパント原子にはホウ素原子が選ばれ、前記暫定的ドーパント原子にはフッ素原子が選ばれることを特徴とする、請求項１−４のいずれか一項に記載の方法。
【請求項６】
前記不活性イオンのアモルファス化注入には、イオンはＧｅ、Ｓｉ，ＡｒまたはＸｅを含むグループから選ばれることを特徴とする、請求項３または４に記載の方法。
【請求項７】
前記アニーリング熱処理には、時間は１秒から１０分の間で選ばれることを特徴とする、請求項１−６のいずれか一項に記載の方法。
【請求項８】
請求項１−７のいずれか一項に記載の方法で得られる半導体デバイス。
【請求項９】
電界効果トランジスタを含むことを特徴とする、請求項８に記載の半導体デバイス。
【請求項１】
シリコンの半導体本体がその表面に第１導電型の半導体領域を備え、その領域に、第１導電型とは逆の第２導電型の第２半導体領域が、前記第２導電型のドーパント原子の前記半導体本体への添加によって前記第１半導体領域とのｐｎ接合を形成して形成され、前記ドーパント原子の添加の前に、不活性原子のアモルファス化注入によってアモルファス領域が前記半導体本体内に形成され、前記アモルファス化注入後、前記半導体本体に暫定的ドーパント原子が注入され、前記第２導電型の前記ドーパント原子の添加後、前記半導体本体がそれに熱処理を加えることによってアニールされる、半導体デバイスを製造する方法であって、前記第２導電型のドーパント原子がイオン注入によって前記半導体本体に添加され、前記半導体本体が摂氏約５００度から摂氏約８００度までの範囲の温度での熱処理によってアニールされることを特徴とする、方法。
【請求項２】
前記半導体本体は摂氏５５０度から摂氏約７５０度までの範囲での温度で熱処理によってアニールされることを特徴とする、請求項１に記載の方法。
【請求項３】
前記暫定的ドーパント原子の前記注入は前記第２導電型の前記ドーパント原子の前記注入の前に行われ、これらの注入の間に、前記半導体本体が他の熱処理と同じ温度範囲でのさらに別の熱処理によってアニールされることを特徴とする、請求項１または２に記載の方法。
【請求項４】
前記半導体デバイスは電界効果トランジスタとして形成され、シリコンの前記半導体本体が、その表面に、両方とも拡張部を備えた前記第２導電型のソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域の間の第１導電型のチャネル領域と、前記チャネル領域の上のゲート誘電体によって前記半導体本体の表面から分離されたゲート領域とを備える方法であって、第１半導体領域が前記チャネル領域の一部分として形成され、前記ソースおよびドレイン拡張部が前記第２半導体領域の一部分として形成されることを特徴とする、請求項１、２または３に記載の方法。
【請求項５】
前記第１導電型にはｎ導電型が選ばれ、前記第２導電型の前記ドーパント原子にはホウ素原子が選ばれ、前記暫定的ドーパント原子にはフッ素原子が選ばれることを特徴とする、請求項１−４のいずれか一項に記載の方法。
【請求項６】
前記不活性イオンのアモルファス化注入には、イオンはＧｅ、Ｓｉ，ＡｒまたはＸｅを含むグループから選ばれることを特徴とする、請求項３または４に記載の方法。
【請求項７】
前記アニーリング熱処理には、時間は１秒から１０分の間で選ばれることを特徴とする、請求項１−６のいずれか一項に記載の方法。
【請求項８】
請求項１−７のいずれか一項に記載の方法で得られる半導体デバイス。
【請求項９】
電界効果トランジスタを含むことを特徴とする、請求項８に記載の半導体デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公表番号】特表２００７−５２９８９０（Ｐ２００７−５２９８９０Ａ）
【公表日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願番号】特願２００７−５０３４６４（Ｐ２００７−５０３４６４）
【出願日】平成１７年３月７日（２００５．３．７）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０８２５
【国際公開番号】ＷＯ２００５／０９１３４４
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
【公表日】平成１９年１０月２５日（２００７．１０．２５）
【国際特許分類】
【出願日】平成１７年３月７日（２００５．３．７）
【国際出願番号】ＰＣＴ／ＩＢ２００５／０５０８２５
【国際公開番号】ＷＯ２００５／０９１３４４
【国際公開日】平成１７年９月２９日（２００５．９．２９）
【出願人】（５９００００２４８）コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ (12,071)
【Ｆターム（参考）】
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