【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。 （もっと読む）

【課題】非感光性のシロキサン樹脂を用いて、ウェットエッチング法で所望の形状に形成された絶縁膜を形成することができる、絶縁膜の作製方法を提供する。
【解決手段】有機溶媒中にシロキサン樹脂またはシロキサン系材料を有する懸濁液を用いて薄膜を形成し、薄膜に第１の加熱処理を施し、第１の加熱処理後の薄膜上にマスクを形成し、有機溶媒を用いてウェットエッチングすることで、第１の加熱処理後の薄膜の形状を加工し、加工された薄膜に第２の加熱処理を施す。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体を用いた窒化物半導体積層構造の形成方法、およびこの形成方法により形成される窒化物半導体積層構造部を有する窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる窒化物半導体積層構造の形成工程において、キャリヤガスをＨ_２とするＭＯＣＶＤ法によって、まず、ウエハの上にｎ型ＧａＮ層（第１層）およびＭｇを含むｐ型ＧａＮ層（第２層）が形成される。次いで、このｐ型ＧａＮ層（第２層）に対してｐ型化アニール処理をせずに、ｐ型ＧａＮ層（第２層）の上に、さらにｎ型ＧａＮ層（第３層）およびｐ型ＧａＮ層（第４層）が形成される。このように、ｎ型ＧａＮ層（第１層）およびｎ型ＧａＮ層（第３層）に挟まれたｐ型ＧａＮ層（第２層）に含まれるＭｇ濃度とＨ_２濃度とを比較すると、Ｍｇ濃度の方が大きい値となっている。 （もっと読む）

【課題】ゲート−ドレイン間のブレークダウン電圧を向上させることができ、パワーデバイスへの適用に適した窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、壁面７および引き出し部５が形成されている。壁面７および引き出し部５にはゲート絶縁膜８が形成され、このゲート絶縁膜８上にはゲート電極９が形成されている。また、引き出し部５にはドレイン電極６が形成され、ｎ型ＧａＮ層４にはソース電極１１が形成されている。そして、ゲート絶縁膜８は、ｎ型ＧａＮ層４の上面および引き出し部５の上面に形成された第２部分１４と、壁面７に形成された第１部分１５とに区別され、第２部分１４の厚みが第１部分１５の厚みより厚くなるように形成されている。 （もっと読む）

【課題】しきい値電圧を増大させることなくバッファ層を高抵抗化して素子を高耐圧化できること。
【解決手段】電界効果トランジスタ１００は、基板１上にバッファ層２，３、半導体動作層４、ゲート絶縁膜５Ｇａおよびゲート電極５Ｇｂを順次積層して備え、バッファ層３内にあってこのバッファ層３の積層面に平行な所定面内の転位密度は、この転位密度に対するバッファ層３の体積抵抗率が極大値近傍となる密度値とされ、具体敵意は２．０×１０⁸ｃｍ^-2以上、７．０×１０¹⁰ｃｍ^-2以下とされている。 （もっと読む）

【課題】ｐ型のIII族窒化物半導体層（チャネル層）に対してコンタクト電極を良好にオーミック接触させることができる窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる電界効果トランジスタの製造工程において、まず、基板１２の上にｎ型ＧａＮ層２およびｐ型ＧａＮ層３が形成される。次いで、このｐ型ＧａＮ層３の上に、コンタクト電極１５が形成される。コンタクト電極１５が形成された後には、ｐ型ＧａＮ層３からコンタクト電極１５上に至る領域にｎ型ＧａＮ層４が形成され、このｎ型ＧａＮ層４の表面からコンタクト電極１５に至るコンタクトホール１４が形成される。そして、このコンタクトホール１４にソース電極１１が埋め込まれる。 （もっと読む）

【課題】ウェハの反りを抑制しつつ、リーク電流を一層低減させることができる半導体電子デバイスを提供すること。
【解決手段】基板１上にバッファ層２，３を介して積層された半導体動作層４を備える電界効果トランジスタ１００において、バッファ層３は、Ａｌ組成が０．２以下の窒化物系化合物半導体を用いて形成された第１の層１１上に、Ａｌ組成が０．８以上の窒化物系化合物半導体を用いて形成された第２の層１２が積層された複合層１０を有する。 （もっと読む）

【課題】逆方向リーク電流を小さくして耐圧を向上しつつオン電圧を低減させ得る整流素子を提供する。
【解決手段】整流素子は、半導体層（２）に接して形成されたアノード電極（５）およびカソード電極（６）と、半導体層上に絶縁膜（８）を介して形成されたゲート電極（７）とを含み、アノード電極とゲート電極とが互いに電気的に接続されていることを特徴としている。 （もっと読む）

【課題】耐熱性、耐放射線性及び高周波応答性が優れ、高温用デバイス、大電力用デバイス及び高周波電子デバイスに適した電子素子において、オーミック電流を抑制し、高濃度にドープされた半導体からチャネルへのキャリア注入の障壁エネルギを低減して空間電荷制限電流の立ち上がり電界を小さくした高効率な電子素子構造を提供する。
【解決手段】絶縁体ダイヤモンド結晶基板１上にキャリア濃度を１０¹⁵ｃｍ^-3以下の高抵抗率な半導体ダイヤモンド薄膜５を設け、これを挟むようにキャリア濃度が１０²⁰ｃｍ^-3以上の低抵抗率な半導体ダイヤモンド薄膜２ａ及び２ｂを設け、半導体ダイヤモンド薄膜５、２ａ及び２ｂの伝導型を同じにする。更に、半導体ダイヤモンド薄膜２ａ、２ｂ及び５上に夫々ソース電極１１ａ、ドレイン電極１１ｂ及びゲート電極９ａを設ける。 （もっと読む）

半導体素子の作製方法は、各々が複数の層からなる複数の群を積層した状態で有する超格子を作製する工程を有して良い。複数の層からなる群の各々は、基礎となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及び隣接する基礎となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。当該方法はまた、その超格子が完全に形成される前に少なくとも1回のアニーリングを行う工程をも有して良い。
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【課題】 集積回路の全体寸法を著しく増大させることなく、デュアル応力ライナ境界問題を克服する方法及び半導体構造体を提供すること。
【解決手段】 本発明によれば、デュアル応力ライナ境界又はその間のギャップは、隣接するダミー・ゲート領域上に強いて置くようにされる。隣接するダミー・ゲート領域上にデュアル応力ライナ境界又はギャップを強いて置くようにすることによって、デュアル応力ライナ境界又はギャップに関連する大きな応力が、半導体基板にではなくダミー・ゲート材料に移行する。したがって、最も近くに隣接するＦＥＴに対するデュアル応力ライナ境界の影響が低減される。さらに、本発明を用いてデバイス変動性及びパッキング密度の利点が達成される。 （もっと読む）

【課題】 完全シリサイド化ゲート電極及びその作成方法を提供する。
【解決手段】 本発明は、ゲート電極を完全にシリサイド化（ＦＵＳＩ）することにより、１つ又は複数のデバイス領域内に金属ゲート電極を選択的に作成する方法に関する。ＦＵＳＩの選択的な形成は、従来のｎ＋及びｐ＋ドープ・ポリシリコン電極とは異なる、仕事関数と適合可能な金属ゲート電極をデバイス上に作成することを可能にする。各デバイス領域は、ポリシリコン・ゲート電極又は完全シリサイド化（ＦＵＳＩ）ゲート電極を含む少なくとも１つの電界効果トランジスタ（ＦＥＴ）デバイスからなる。シリコン層及びＧｅ含有層からなるゲート電極が、Ｇｅ含有層の選択的除去プロセスと組み合せて用いられる。Ｇｅ含有層は、ＦＵＳＩの仕事関数と適合しない閾値電圧を有するデバイス上では除去されない。ＦＵＳＩの仕事関数と適合するデバイスは、接合部シリサイド化ステップの前に除去されるＧｅ含有層を有する。ゲート電極の残りの薄いシリコン層は、接合部シリサイド化ステップと同じステップ中に完全にシリサイド化される。 （もっと読む）

【課題】 同じ応力誘起材料を用いて、ｎ−ＦＥＴ及びｐ−ＦＥＴ内に異なる応力（すなわち、圧縮及び引張）を生成し、それぞれ内部の電子移動度及び正孔移動度を増大させること。
【解決手段】 本発明は、応力がかけられたチャネル領域を有する改善された相補型金属酸化膜半導体（ＣＭＯＳ）デバイスに関する。具体的には、各々の改善されたＣＭＯＳデバイスが、半導体デバイス構造体内に配置されたチャネル領域を有する電界効果トランジスタ（ＦＥＴ）を含み、半導体デバイス構造体は、第１の組の等価な結晶面の１つに沿って配向された上面と、第２の異なる組の等価な結晶面に沿って配向された１つ又は複数の付加的な表面とを有する。こうした付加的な表面は、結晶学的エッチングによって容易に形成することができる。さらに、内因性圧縮応力又は引張応力を有する１つ又は複数のストレッサ層が、半導体デバイス構造体の付加的な表面の上に配置され、かつ、ＦＥＴのチャネル領域に引張応力又は圧縮応力をかけるように配置され、構成される。こうしたストレッサ層は、半導体デバイス構造体とは異なる格子定数を有する半導体材料の擬似格子整合成長によって形成することができる。 （もっと読む）

【課題】デバイス・チャネル領域に歪みを誘起する半導体構造体で使用される、段階的ドーパント分布構造を有する多層埋込みストレッサを提供する。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。 （もっと読む）

半導体デバイスを形成する方法が、半導体基板上に半導体層を形成することによって提供される。マスクが、半導体層上に形成される。半導体層上に複数のイオン注入領域を形成するために、第１の伝導型を有するイオンがマスクによって半導体層中へ注入される。マスクによってイオン注入領域上に金属層が形成される。複数のイオン注入領域に注入されたイオンをそれぞれ活性化し、かつ複数のイオン注入領域上にオーミックコンタクトを設けるために、複数のイオン注入領域および金属層が単一工程でアニールされる。関連するデバイスも提供される。
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【課題】
特定の素子に最適な性能を提供する、異なる表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供すること。
【解決手段】
本発明は、少なくとも第１および第２の素子領域を備える半導体基板に関し、第１の素子領域は等価結晶面の第１のセットに沿って配向された内部表面を有する第１の凹部を備え、第２の素子領域は等価結晶面の第２の異なるセットに沿って配向された内部表面を有する第２の凹部を備える。半導体素子構造は、こうした半導体基板を使用して形成することができる。具体的に言えば、少なくとも１つのｎチャネル電界効果トランジスタ（ｎ−ＦＥＴ）を、第１の凹部の内部表面に沿って延在するチャネルを備えた、第１の素子領域に形成することが可能である。少なくとも１つのｐチャネル電界効果トランジスタ（ｐ−ＦＥＴ）を、第２の凹部の内部表面に沿って延在するチャネルを備えた、第２の素子領域に形成することが可能である。 （もっと読む）

【課題】 導電性電極と高ｋ誘電体との間に配置された金属含有材料層に少なくとも１つの金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、半導体構造体を提供すること。
【解決手段】 例えば、導電性電極と共に電極スタック内に存在する金属含有材料層に金属不純物を導入することによって導電性電極スタックの仕事関数が変更される、電界効果トランジスタ（ＦＥＴ）及び／又は金属酸化物半導体キャパシタ（ＭＯＳＣＡＰ）のような半導体構造体である。金属不純物の選択は、電極がｎ型仕事関数を有するか、又はｐ型仕事関数を有するかによって決まる。本発明はまた、こうした半導体構造体の製造方法も提供する。金属不純物の導入は、金属含有材料及び仕事関数変更用の金属不純物の両方を含む層を共堆積して、金属不純物の層が金属含有材料層の間に存在するスタックを形成することによって、或いは、金属含有材料の上及び／又は下に金属不純物を含む材料層を形成し、次いで、構造体を加熱し、金属不純物が金属含有材料に導入されるようにすることによって、達成することができる。 （もっと読む）

【課題】半導体素子等に起因して発生する熱を効率よく放熱する。
【解決手段】半導体装置は、半導体基板１１と、半導体基板に設けられた第１の拡散領域１２と、第１の拡散領域１２に設けられた半導体素子１７と、第１の拡散領域１２に設けられ、かつ冷却用の流体が供給される通路１４とを含む。 （もっと読む）

【課題】ソース側半導体、ドレイン側半導体、およびゲートを含む電界効果トランジスタ（ＦＥＴ）を提供すること。
【解決手段】ソース側半導体は高移動度半導体材料で作製され、ドレイン側半導体は低リーク半導体材料で作製される。一実施形態では、このＦＥＴは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。また、このＦＥＴの製造方法も提供される。 （もっと読む）

【課題】 基板のフェルミ準位の影響を低減することができる半導体素子を提供する。
【解決手段】 半導体基板１の一方の面上に、この半導体基板１と同じ半導体材料を使用しドーパントの種類又は濃度を変えて緩衝層２を形成する。そして、緩衝層２上に夫々局所的に半導体層３ａ及び３ｂを形成し、この半導体層３ａ及び３ｂの対向する端部上及びこれらの間に、半導体基板１と同じ半導体材料を使用し、半導体層３ａ及び３ｂよりもドーパント濃度が低いチャネル層４を形成する。その際、緩衝層２の厚さＤ（ｎｍ）を、半導体基板１のフェルミ準位とチャネル層４のフェルミ準位との差Ｖ（ｅＶ）、半導体基板１の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｓ（ｍ^−３）、緩衝層２の有効ドナーの濃度又は有効アクセプタの濃度Ｎ_Ｂ（ｍ^−３）、チャネル長Ｌ（ｍ）、素電荷ｅ、緩衝層２の比誘電率ε_Ｂ、真空の誘電率をε_０から求められる下記数式の範囲内とする。
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