半導体構造体およびその形式、方法（多層埋込みストレッサを形成するための構造および方法）
【課題】デバイス・チャネル領域に歪みを誘起する半導体構造体で使用される、段階的ドーパント分布構造を有する多層埋込みストレッサを提供する。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。
【解決手段】本発明の多層ストレッサは、ソース／ドレイン領域が一般に位置決めされる半導体構造体の部分内に形成される。本発明の多層ストレッサは、アンドープか低濃度にドープされた第１の共形エピ半導体層と、第１のエピ半導体層に比べて高濃度にドープされた第２のエピ半導体層とを含む。第１および第２のエピ半導体層各々は、同じ格子定数を有し、この格子定数は、それらの半導体層が埋め込まれた基板の格子定数と異なっている。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造体およびこの半導体構造体を製造する方法に関する。より詳細には、本発明は、段階的ドーパント分布構造と、共形的な少なくとも第１のエピタキシャル（エピ）半導体とを有する多層埋込みストレッサを含んだ相補形金属酸化物半導体（ＣＭＯＳ）構造体に関する。
【背景技術】
【０００２】
半導体デバイス基板中の機械的応力は、デバイス性能を調整するために広く使用されている。例えば、一般的なＳｉ技術では、トランジスタのチャネルは、シリコンの｛１１０｝面に沿って配列される。この配列で、チャネルが膜方向で圧縮応力を受けかつ／またはチャネルの垂線方向で引っ張り応力を受けるとき、ホール移動度が増すが、一方で、シリコン膜が膜方向で引っ張り応力を受けかつ／またはチャネルの垂線方向で圧縮応力を受けるとき、電子移動度が増す。したがって、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）またはｎチャネル電界効果トランジスタ（ｎＦＥＴ）あるいはその両方のチャネル領域に有利に圧縮応力または引っ張り応力あるいはその両方を生じさせて、そのようなデバイスの性能を高めることができる。
【０００３】
所望の応力シリコン・チャネル領域を生成する１つの可能な方法は、ソース領域とドレイン領域の間にあるチャネル領域に圧縮歪みまたは引っ張り歪みを誘起するように、ＣＭＯＳデバイスのソース領域およびドレイン領域に埋込みＳｉＧｅまたはＳｉ：Ｃストレッサ（すなわち、応力ウェル）を形成することである。埋込みストレッサ技術は現在よく知られているが、通常のＣＭＯＳプロセスの流れの中に埋込みストレッサを組み込むことは、極めて難しいことである。ＣＭＯＳデバイスの性能の程度は、埋込みストレッサ自体によって生じる応力、埋込みストレッサ中の活性ドーパント濃度および埋込みストレッサのデバイス・チャネル領域までの近さに大きく依存している。
【０００４】
埋込みストレッサ技術の上述の様々な欠陥を克服することが重要であることは、この主題の素材に向けられた膨大な技術開発によって証明される。つい最近のこの技術の進歩のいくつかは、例えば、米国特許第６，９２１，９１３号、第６，８３１，２９２号、第６，８４４，２２７号、第６，３２３，５２５号、および第５，４４２，２０５号、ならびに米国特許出願公開第２００５００８２５２２Ａ１号および第２００４０２６２６９４Ａ１号に見出すことができる。
【特許文献１】米国特許第６，９２１，９１３号
【特許文献２】米国特許第６，８３１，２９２号
【特許文献３】米国特許第６，８４４，２２７号
【特許文献４】米国特許第６，３２３，５２５号
【特許文献５】米国特許第５，４４２，２０５号
【特許文献６】米国特許出願公開第２００５００８２５２２Ａ１号
【特許文献７】米国特許出願公開第２００４０２６２６９４Ａ１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体産業でのこれらの進歩にもかかわらず、ストレッサ近接と短チャネル効果の良好なバランスを実現する埋込みストレッサ技術のさらなる改善が必要とされている。さらに、欠陥発生の可能性をなくする埋込みストレッサ技術が必要とされている。欠陥発生は、一般に、従来技術の埋込みストレッサ技術で深いソース／ドレイン領域のイオン打込み中に起きる。
【課題を解決するための手段】
【０００６】
本発明では、段階的ドーパント分布構造および共形的な少なくとも第１のエピ半導体層を有する多層埋込みストレッサが提供される。本発明の多層ストレッサは、ソース／ドレイン領域が一般に設けられる半導体構造体の部分の中に形成される。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに、深い打込みを使用した深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。
【０００７】
本発明に従って、本発明の多層埋込みストレッサを含む半導体構造体が提供される。本構造体は、
半導体基板の表面に設けられた少なくとも１つの電界効果トランジスタと、
前記半導体基板の凹領域内の少なくとも１つの電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピタキシャル半導体層を有する多層埋込みストレッサと、を含み、前記多層埋込みストレッサは前記少なくとも１つの電界効果トランジスタのチャネル領域に歪みを誘起する。
【０００８】
本発明の一実施形態では、少なくとも１つの電界効果トランジスタ（ＦＥＴ）はｐＦＥＴであり、多層埋込みストレッサはＳｉＧｅを含む。本発明の他の実施形態では、少なくとも１つの電界効果トランジスタはｎＦＥＴであり、多層埋込みストレッサはＳｉ：Ｃを含む。本発明のさらに他の実施形態では、本構造体は、少なくとも１つのｐＦＥＴと、分離領域で隔てられた少なくとも１つのｎＦＥＴとを含み、前記ｐＦＥＴに関連した前記多層埋込みストレッサはＳｉＧｅを含み、また前記ｎＦＥＴに関連した前記多層埋込みストレッサはＳｉ：Ｃを含む。
【０００９】
上で示したように、多層埋込みストレッサは、基板の凹領域内に共形的に配置された少なくとも第１のエピ半導体層を含む。第１のエピ半導体層は、アンドープであってもよく、または低濃度にドープされてもよい。本発明の多層埋込みストレッサは、また、第１のエピ半導体層の上に配置された第２のエピ半導体層を含む。この第２のエピ半導体層は、第１のエピ半導体層のドーパント濃度に比べて高濃度にドープされる。
【００１０】
ｐＦＥＴが単結晶Ｓｉ基板の上に形成される実施形態では、多層埋込みストレッサは、凹領域内に共形的に配置された第１のエピＳｉＧｅ層と、この第１のエピＳｉＧｅ層の上に配置された第２のエピＳｉＧｅ層とを含む。本発明に従って、第１のエピＳｉＧｅはアンドープであるか、低濃度にドープされるが、一方で、第２のエピＳｉＧｅ層は、第１のエピＳｉＧｅ層に比べて高濃度にドープされる。
【００１１】
ｎＦＥＴが単結晶Ｓｉ基板に形成される実施形態では、多層埋込みストレッサは、凹領域内に共形的に配置された第１のエピＳｉ：Ｃ層と、この第１のエピＳｉ：Ｃ層の上に配置された第２のエピＳｉ：Ｃ層とを含む。本発明に従って、第１のエピＳｉ：Ｃはアンドープであるか、低濃度にドープされるが、一方で、第２のエピＳｉ：Ｃ層は、第１のエピＳｉ：Ｃ層に比べて高濃度にドープされる。
【００１２】
上述の構造のほかに、本発明は、また、この構造を製造する方法を提供する。全体的には、本発明の方法は、
延長スペーサを有する少なくとも１つの電界効果トランジスタを半導体基板の表面に設けるステップであって、前記半導体基板が、前記少なくとも１つの電界効果トランジスタの設定場所に凹領域を有する該ステップと、
前記凹領域内の前記半導体基板の露出表面に第１のエピタキシャル半導体層を共形的に成長させるステップであって、前記第１のエピタキシャル半導体層の格子定数が、前記半導体基板の格子定数と異なっている該ステップと、
前記第１のエピタキシャル半導体層の上に第２のエピタキシャル半導体層を形成するステップであって、前記第２のエピタキシャル半導体層が、第１のエピタキシャル半導体層と同じ格子定数を有し、かつ第１のエピタキシャル半導体層よりも高いドーパント濃度を有する該ステップと、
前記第１および第２のエピタキシャル半導体層の上部内に延長領域を形成するステップと、を含む。
【００１３】
留意されたいことであるが、第１のエピタキシャル（エピ）半導体層は、凹領域と共形的に形成され、したがって形成された多層埋込みストレッサ（例えば、第１と第２のエピ半導体層の組合せ）は、半導体基板に形成された凹領域の外形に従っている。本発明のいくつかの実施形態では、多層埋込みストレッサは、丸くなった角を実質的に含まない。
【発明を実施するための最良の形態】
【００１４】
本発明は、デバイスのチャネルに近接した多層埋込みストレッサを含む構造およびそのような構造を製造する方法を提供し、これから、本出願に伴う次の記述および図面を参照してより詳細に説明される。留意されたいことであるが、図面は例示の目的のために与えられ、したがって、図面は一定の拡大比で描かれていない。
【００１５】
次の説明において、本発明を徹底的に理解するために、特定の構造、構成要素、材料、寸法、処理ステップおよび技術などの特定の詳細が数多く示される。しかし、当業者は理解することであろうが、本発明はこれらの特定の詳細なしに実施することができる。他の例では、本発明を曖昧にしないようにするために、よく知られた構造または処理ステップは詳細に説明されていない。
【００１６】
理解されることであろうが、１つの層、領域、または基板としての要素が他の要素「の上に（ｏｎまたはｏｖｅｒ）」あると言われるとき、それは、他の要素の直ぐ上にあることがあり、または介在する要素が存在することもある。対照的に、要素が他の要素「の直ぐ上に（ｄｉｒｅｃｔｌｙ ｏｎまたはｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると言われるとき、介在する要素は存在していない。また、要素が他の要素の下に（「ｂｅｎｅａｔｈ」または「ｕｎｄｅｒ」）あると言われとき、それは他の要素の直ぐ下にあることがあり、または介在する要素が存在することがある。対照的に、要素が他の要素の「直ぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈまたはｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」あると言われるとき、介在する要素は存在しない。
【００１７】
上で述べたように、段階的ドーパント分布構造と、半導体基板に設けられた凹領域内に共形的に配置された少なくとも第１のエピ半導体層とを有する多層埋込みストレッサは、少なくとも１つのＣＭＯＳデバイスを有する半導体構造体で使用するために設けられる。本発明の多層ストレッサは、ソース／ドレイン領域が一般に設けられる半導体構造体の部分の中に形成される。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに、深いソース／ドレイン領域の形成中に一般に生じる可能な欠陥をなくするか、実質的に減少させる。本発明のいくつかの実施形態では、本発明の多層埋込みストレッサは、丸くなった角を実質的に含まない。
【００１８】
最初に、図１を参照して、図１は、本発明で使用される初期構造１０を示す。図示のように、初期構造１０は、少なくとも１つの分離領域１４が形成された半導体基板１２を含む（図面には、一対の分離領域が特に示されている）。初期構造１０は、また、半導体基板１２の部分に形成された凹領域１６を含む。凹領域１６は、少なくとも１つの電界効果トランジスタ（ＦＥＴ）１８の設定場所に設けられている。
【００１９】
図１およびその他の図面はただ１つのＦＥＴを示すが、本発明は、同じ半導体基板１２に複数のＦＥＴを形成することを考えている。複数のＦＥＴは、同じ導電性であってもよい（すなわち、全てｎＦＥＴまたはｐＦＥＴ）。もしくは、複数のＦＥＴは、異なる導電性であってもよい（すなわち、いくつかのｎＦＥＴおよびいくつかのｐＦＥＴ）。異なる複数のＦＥＴが形成されるとき、他方のＦＥＴの組を保護しながら一方のＦＥＴの組を処理するためにブロック・マスクを使用することができることを除いて、図１〜５に示す同じ基本処理ステップが使用される。
【００２０】
少なくとも１つのＦＥＴ１８は、ゲート誘電体２０、ゲート導体２２、および誘電体キャップ２４を含むゲート・スタックを有する。第１の狭いスペーサ２６は、ゲート・スタックの側壁に位置している。デバイス・チャネル２５は、基板１２のメサ部分に位置している。
【００２１】
初期構造の様々な構成要素は、当業者によく知られている従来の材料で構成されている。また、第１の狭いスペーサ２６形成までの、但し凹領域１６の形成を含まない初期構造１０は、当業者によく知られた技術を利用して製造される。
【００２２】
本発明で使用される初期構造１０の半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および全ての他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含み、これらに限定されない任意の半導体材料を含む。半導体基板１２は、また、有機半導体または、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むことができる。本発明のいくつかの実施形態では、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で構成されるのが好ましい。半導体基板１２は、ドープされていてもよく、アンドープでもよく、または、ドープ領域とアンドープ領域を含むことができる。本発明に従って、半導体基板１２は、後で形成される埋込み多層ストレッサと異なる第１の格子定数を有している。
【００２３】
ＳＯＩ基板が使用されるとき、その基板は、上部半導体および下部半導体、例えば埋込み絶縁層で少なくとも部分的に分離されたＳｉ層を含む。埋込み絶縁層は、例えば、結晶または非結晶酸化物、窒化物またはそれらの任意の組合せを含む。好ましくは、埋込み絶縁層は酸化物である。一般に、埋込み絶縁層は、層転写プロセスの初期段階において、または例えばＳＩＭＯＸ（酸素イオン打込みによる分離）のようなイオン打込みアニール・プロセス中に、形成される。
【００２４】
基板１２は単一の結晶方向であってもよく、または代わりに、異なる結晶方向の表面領域を有するハイブリッド半導体基板を使用することもできる。ハイブリッド基板では、形成された特定のＦＥＴの性能を高める特定の結晶方向に、そのＦＥＴを製造することができる。例えば、ハイブリッド基板では、ｐＦＥＴを｛１１０｝結晶方向に形成することができ、一方で、ｎＦＥＴを｛１００｝結晶方向に形成することができる構造を実現することができる。ハイブリッド基板が使用されるとき、ＳＯＩのような特性、バルクのような特性、またはＳＯＩとバルクの組合せのような特性を与えることができる。
【００２５】
半導体基板１２は、また、第１のドープ（ｎまたはｐ）領域および第２のドープ（ｎまたはｐ）領域を含むことができる。はっきりさせるために、ドープ領域は本出願の図面に明確に示されていない。第１のドープ領域および第２のドープ領域は、同じであってもよく、または導電性またはドーピング濃度あるいはその両方が異なってもよい。これらのドープ領域は、「ウェル」として知られている。
【００２６】
次に、少なくとも１つの分離領域１４が、一般的に半導体基板１２に形成される。分離領域１４は、トレンチ分離領域（図示のような）であってもよく、またはフィールド酸化物分離領域であってもよい。トレンチ分離領域は、当業者によく知られた従来のトレンチ分離プロセスを利用して形成される。トレンチ分離領域を形成する際に、例えば、リソグラフィ、トレンチのエッチングおよびトレンチ誘電体の充填を使用することができる。場合によっては、トレンチ充填前にトレンチにライナを形成してもよく、トレンチ充填後に高密度化のステップを行ってもよく、その上、トレンチ充填の後に平坦化プロセスを行ってもよい。フィールド酸化物は、いわゆるシリコンの局部酸化プロセスを利用して形成することができる。留意されたいことであるが、少なくとも１つの分離領域は、隣接したゲートが反対の導電性であるとき一般に必要とされる隣接ゲート領域間分離を実現する。隣接したゲート領域は、同じ導電性（すなわち、両方ともｎまたはｐ型）であってもよく、または代わりに、異なる導電性（すなわち、一方がｎ型で他方がｐ型）であってもよい。
【００２７】
本発明のこの時点で、ゲート・スタックの様々な材料層の付着、リソグラフィおよびエッチングを含んだ従来ＣＭＯＳプロセスの流れを、ＦＥＴ１８の形成で使用することができる。代わりに、置換ゲート（ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ）・プロセスをＦＥＴ１８の形成で使用することができる。
【００２８】
上で述べたように、ＦＥＴ１８は、ゲート誘電体２０、ゲート導体２２、および誘電体キャップ２４を含むゲート・スタックを有する。半導体基板１２の表面に配置されるゲート誘電体２０は、例えば、酸化、窒化または酸窒化のような熱成長プロセスによって形成することができる。代わりに、ゲート誘電体２０は、例えば、化学気相成長（ＣＶＤ）、プラズマ支援ＣＶＤ、有機金属化学気相成長（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液付着、および他の同様な付着プロセスのような付着プロセスによって形成することができる。ゲート誘電体２０は、また、上のプロセスの任意の組合せを利用して形成することができる。
【００２９】
ゲート誘電体２０は、約４．０以上の誘電率を持つ絶縁材料で構成される。本明細書で言及する全ての誘電率は、特に言及しなければ真空に対するものである。一実施形態では、ゲート誘電体２０は、ハイｋ材料を含む。「ハイｋ」という用語は、４．０好ましくは７．０を超える誘電率を有する誘電体を意味する。具体的には、本発明で使用されるゲート誘電体２０は、酸化物、窒化物、酸窒化物および／または金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩を含むが、これらに限定されない。一実施形態では、ゲート誘電体２０は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、Ｇａ２Ｏ３、ＧｄＧａＯおよびこれらの混合物で構成されるのが、好ましい。
【００３０】
ゲート誘電体２０の物理的な厚さは変化してもよいが、一般に、ゲート誘電体２０の厚さは、約０．５から約１０ｎｍであり、約０．５から約３ｎｍの厚さがより一般的である。
【００３１】
次に、ゲート導体２２が、ゲート誘電体２０の上の露出面に形成される。ゲート導体２２は、例えば、ポリＳｉ、ＳｉＧｅ、金属、金属合金、金属シリサイド、金属窒化物、金属炭化物、またはこれらの多層を含んだ組合せなどの導電性材料で構成される。多層が存在するとき、ＴｉＮまたはＴａＮなどの拡散障壁（図示されない）を各導電層の間に位置付けすることができる。
【００３２】
ゲート導体２２は、例えば、化学気相成長、プラズマ増速化学気相成長、原子層付着、スパッタリング、メッキ、蒸着、および任意の他の同様な付着プロセスを含んだ従来の付着プロセスを利用して形成される。ポリＳｉまたはＳｉＧｅがゲート電極として使用される実施形態では、インサイチュ（ｉｎ−ｓｉｔｕ）付着プロセスを使用することができ、または、代わりに、付着の後に続いてイオン打込みを使用することができる。本発明のこの時点でイオン打込みによってゲート導体２２をドープして、ゲート電極の仕事関数をシフトさせることができる。使用することができるドーパント・イオンの例示の例には、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはこれらの混合物がある。ゲート導体２２の厚さは、本発明にとって重要でない。しかし、一般に、ゲート導体２２の厚さは、約２０から約２５０ｎｍである。
【００３３】
各ＦＥＴ１８のゲート・スタックは、また、ゲート導体２２の表面に設けられた誘電体キャップ２４を含む。誘電体キャップ２４は、酸化物、窒化物、酸窒化物、またはこれらの任意の組合せを含み、例えば、ＣＶＤ、ＰＥＣＶＤ、および蒸着を含んだ従来の付着プロセスを利用して形成される。誘電体キャップ２４の厚さは、一般に約１０から約１００ｎｍの範囲で変化することができる。
【００３４】
第１の狭いスペーサ２６は、ゲート・スタックの前（置換ゲート・プロセスの流れの場合のように）または後（従来のＣＭＯＳプロセスの流れの場合のように）に形成することができ、誘電体キャップ２４と同じか異なる誘電体材料で構成されている。第１の狭いスペーサ２６は、一般に、付着およびエッチングで形成され、それの最大底面に沿った幅は一般に約１から約５０ｎｍである。狭いスペーサ２６は、酸化プロセスでも同様に形成することができる。第１の狭いスペーサ２６は、また、一般にソース／ドレイン延長領域の形成中に存在しているので、延長スペーサと呼ぶことができる。
【００３５】
基板１２を処理し、ＦＥＴ１８および第１の狭いスペーサ２６を形成した後で、第１の狭いスペーサ２６および誘電体キャップ２４をエッチング・マスクとして使用して、各ＦＥＴ１８の設定場所の基板１２に少なくとも１つの凹領域１６が形成される。凹領域１６は、反応イオン・エッチング（ＲＩＥ）のような異方性エッチング・プロセスを利用して形成することができる。異方性エッチング・プロセスは、分離領域１４の外縁に位置合せされた外縁と第１の狭いスペーサ２６に実質的に位置合せされた他の縁とを有する凹領域１６を実現する。「実質的に位置合せされた」という用語は、異方性エッチング・プロセスがＦＥＴ１８のゲート・スタックの下を殆どまたは全くアンダーカットしないことを意味する。異方性エッチングは、本明細書で凹領域１６を実現するために好ましい技術であり、また、分離を改善するのに役立って、より小さなトレンチ分離凹部をもたらす。異方性エッチングに加えて、本発明は、また、等方性エッチング・プロセスを利用することも考えている。等方性エッチング・プロセスは、一般に、各ＦＥＴ１８のゲート・スタックの下に横方向アンダーカット領域（図示されない）を生じさせる。
【００３６】
図１に示すように基板１２に凹領域１６を設けた後で、下にある半導体基板１２の格子定数と異なった格子定数を有する第１のエピ半導体層２８が、凹領域１６内に形成される。留意されたいことであるが、第１のエピ半導体層２８は、（後で、より詳細に説明する）第２のエピ半導体層３０と共に、本発明の多層埋込みストレッサを形成する。第１のエピ半導体層２８を含んだ結果として得られた構造が、例えば、図２に示されている。はっきりさせるために、図２または残りの図面では、ＦＥＴの様々な要素に番号が付けられていない。
【００３７】
本発明に従って、第１のエピ半導体層２８はアンドープであるか、低濃度にドープされているか、またはそれらの組合せである。「低濃度にドープされた」は、第１のエピ半導体層２８のドーパント濃度が約１Ｅ１８原子／ｃｍ３以下であることを意味し、約１Ｅ１４から約１Ｅ１８原子／ｃｍ３のドーパント濃度がなおいっそう一般的である。形成されるデバイスの型に依存して、第１のエピ半導体層２８のドーパントは、ｎ型ドーパントまたはｐ型ドーパントであってもよい。
【００３８】
半導体基板１２が単結晶シリコンを含むとき、第１のエピ半導体層２８は擬似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）ＳｉＧｅまたはＳｉ：Ｃを含む。第１のエピ半導体層２８の格子定数は、半導体基板１２と比べて異なっているので、引っ張りまたは圧縮応力が凹領域１６に生じる。そのような応力領域が、今度は、ＦＥＴのチャネル領域に応力を加える。例えば、ｐＦＥＴのチャネル領域に圧縮応力を引き起こす圧縮応力埋込みストレッサを形成するために、ＳｉＧｅが使用される。ＦＥＴのチャネル領域は、ＦＥＴ１８のゲート・スタックの下にある基板１２の部分である。代わりに、Ｓｉ：Ｃを使用して、ｎＦＥＴのチャネル領域に引っ張り応力を引き起こす引っ張り応力埋込みストレッサを形成することができる。
【００３９】
本発明に従って、共形エピ成長プロセスを利用して、第１のエピ半導体層２８が凹領域１６内に形成される。共形エピ・プロセスの利用によって、第１のエピ半導体層２８は、凹領域１６を画定する半導体基板１２の露出表面に対して確実に共形であるようになる。すなわち、共形エピ・プロセスは、凹領域１６の外形に従った第１のエピ半導体層２８を凹領域１６内に実現する。
【００４０】
第１のエピ半導体層２８の厚さは、使用されるエピタキシャル成長プロセスのまさにその条件に依存して変化することがある。そのような条件は、当業者によく知られているので、エピタキシャル成長条件に関するさらなる詳細は、本明細書では割愛する。一般に、第１のエピ半導体層２８の厚さは、約１から約３０ｎｍであり、約２から約１５ｎｍの厚さがよりいっそう一般的である。
【００４１】
次に、また図３に示すように、第２のエピ半導体層３０が、凹領域１６内の第１のエピ半導体層２８の上に形成され、例えば図３に示す構造が実現される。本発明に従って、第２のエピ半導体層３０は、第１のエピ半導体層２８と同じ格子定数を有し、一般に、第１のエピ半導体層２８と同じ半導体材料で構成されている。しかし、第２のエピ半導体層が高濃度にドープされている点で、第２のエピ半導体層３０は第１のエピ半導体層２８と異なっている。「高濃度にドープされた」は、１Ｅ１８原子／ｃｍ３を超えるドーパント濃度（ｐ型またはｎ型）を意味し、１Ｅ１８超から約１Ｅ２２原子／ｃｍ３までのドーパント濃度がよりいっそう一般的である。単結晶Ｓｉ基板が使用される本出願の一実施形態では、第２のエピ半導体層３０は、擬似格子整合ＳｉＧｅまたはＳｉ：Ｃを含む。
【００４２】
第２のエピ半導体層３０は、上述の共形エピ・プロセスを含んだ従来のエピタキシャル成長プロセスによって形成される。
【００４３】
図４は、ソース／ドレイン延長領域のイオン打込み時の構造を示し、参照数字３２は、ソース／ドレイン延長領域の形成において使用されるイオンを意味する。留意されたいことであるが、ソース／ドレイン延長領域は、第２のエピ半導体層３０の上部ならびに半導体基板１２のメサ部の側壁に位置する第１のエピ半導体層２８の上部に形成される。ソース／ドレイン延長領域のイオン打込みは、当業者によく知られている標準的な条件を利用して行われる。一般に、浅い接合を有しドーパント濃度が１Ｅ１９から１Ｅ２３原子／ｃｍ３であるソース／ドレイン延長が設けられる。活性化アニールがイオン打込みの後に続いて打込み種を活性化することができ、または、ソース／ドレイン延長の活性化は、使用されることがあるその後の熱プロセスで行われてもよい。
【００４４】
いくつかの実施形態では、延長打込みと共にハロー打込み（ｈａｌｏ ｉｍｐｌａｎｔ）が行われることがある。本発明のさらに他の実施形態では、ハロー打込みは、半導体基板を凹ます前に行うことができる。従来のハロー打込み条件が、本出願で使用される。
【００４５】
図５は、第１および第２のエピ半導体層の上部に設けられたソース／ドレイン領域３４を含む構造を示す。図５は、また、第２の広いスペーサ３６が第１の狭いスペーサ２６に接して形成された後の構造を示す。第２の広いスペーサ３６は、必ずしも常にではないが一般に、第１の狭いスペーサ２６と異なる絶縁材料で構成される。第２のエピ半導体層３０に接する第２の広いスペーサ３６の底面に沿って測定された第２の広いスペーサ３６の幅は、約５から約１００ｎｍである。
【００４６】
第２のエピ半導体層３０は高濃度にドープされているので、従来の深いソース／ドレイン・イオン打込みはなくすることができ、したがって多層埋込みストレッサ（すなわち、エピ半導体層２８および３０）に損傷が発生することはない。しかし、いくつかの実施形態では、従来の深いソース／ドレイン・イオン打込みが行われることがある。
【００４７】
上述のプロセスは、デバイスのチャネルに近接した段階的ドーパント分布構造を有する多層埋込みストレッサ（すなわち、エピ半導体層２８および３０）を含む構造を実現する。「近接した」は、本発明のストレッサが、デバイスのチャネルから約３０ｎｍ以下の距離内にあることを意味する。この距離は、一般に、第１の狭いスペーサ２６の幅である。従来技術のプロセスでは、埋込みストレッサは、一般に、上述の第１および第２のスペーサの幅だけデバイス・チャネルからさらに離れている。
【００４８】
本出願の他の有利点は、段階的ドーパント分布構造と凹領域内に共形的に配置された少なくとも第１のエピ半導体層とを有する本発明の多層埋込みストレッサが、従来構造に比べて、閾値電圧の低下を改善し、さらに短チャネル効果を殆どまたは全くなくすることである。エピ・プロセスまたは続く熱プロセスで、第１のアンドープ・エピ層または低濃度ドープ・エピ層のために、チャネル中へのドーパント拡散は非常に少なくなり、一方で、ストレッサ全体は、チャネルに非常に近接している。これによって、短チャネル効果が著しく減少し、かつ高いチャネル応力が維持される。
【００４９】
本発明は、好ましい実施形態に関して具体的に示し説明したが、本発明の趣旨および範囲から逸脱することなく、形および細部の上述および他の変更を加えることができることは、当業者は理解するであろう。したがって、本発明は、説明され図示されたまさにその形および細部に限定されず、添付の特許請求の範囲の範囲内に含まれる意図である。
【図面の簡単な説明】
【００５０】
【図１】狭い単一スペーサを含む電界効果トランジスタの設定場所の基板の一部分が凹んでいる構造を示す実体図（断面図による）である。
【図２】基板と異なる格子定数を有する第１のエピ半導体層を基板の凹部内に共形的に配置した後の図１の構造を示す実体図（断面図による）である。
【図３】第１のエピ半導体層と同じ格子定数を有する第２のエピ半導体層を基板の凹部内に配置した後の図２の構造を示す実体図（断面図による）である。
【図４】第１および第２の半導体層の上部にソース／ドレイン延長領域を形成しているときの図３の構造を示す実体図（断面図による）である。
【図５】第１の狭いスペーサに接する第２の広いスペーサを形成した後の図４の構造を示す実体図（断面図による）である。
【符号の説明】
【００５１】
１２ 半導体基板
１４ 分離領域
１６ 凹領域
１８ 電界効果トランジスタ
２６ 第１の狭いスペーサ
２８ 第１のエピ半導体層
３０ 第２のエピ半導体層
３４ ソース／ドレイン領域
３６ 第２の広いスペーサ
【技術分野】
【０００１】
本発明は、半導体構造体およびこの半導体構造体を製造する方法に関する。より詳細には、本発明は、段階的ドーパント分布構造と、共形的な少なくとも第１のエピタキシャル（エピ）半導体とを有する多層埋込みストレッサを含んだ相補形金属酸化物半導体（ＣＭＯＳ）構造体に関する。
【背景技術】
【０００２】
半導体デバイス基板中の機械的応力は、デバイス性能を調整するために広く使用されている。例えば、一般的なＳｉ技術では、トランジスタのチャネルは、シリコンの｛１１０｝面に沿って配列される。この配列で、チャネルが膜方向で圧縮応力を受けかつ／またはチャネルの垂線方向で引っ張り応力を受けるとき、ホール移動度が増すが、一方で、シリコン膜が膜方向で引っ張り応力を受けかつ／またはチャネルの垂線方向で圧縮応力を受けるとき、電子移動度が増す。したがって、ｐチャネル電界効果トランジスタ（ｐＦＥＴ）またはｎチャネル電界効果トランジスタ（ｎＦＥＴ）あるいはその両方のチャネル領域に有利に圧縮応力または引っ張り応力あるいはその両方を生じさせて、そのようなデバイスの性能を高めることができる。
【０００３】
所望の応力シリコン・チャネル領域を生成する１つの可能な方法は、ソース領域とドレイン領域の間にあるチャネル領域に圧縮歪みまたは引っ張り歪みを誘起するように、ＣＭＯＳデバイスのソース領域およびドレイン領域に埋込みＳｉＧｅまたはＳｉ：Ｃストレッサ（すなわち、応力ウェル）を形成することである。埋込みストレッサ技術は現在よく知られているが、通常のＣＭＯＳプロセスの流れの中に埋込みストレッサを組み込むことは、極めて難しいことである。ＣＭＯＳデバイスの性能の程度は、埋込みストレッサ自体によって生じる応力、埋込みストレッサ中の活性ドーパント濃度および埋込みストレッサのデバイス・チャネル領域までの近さに大きく依存している。
【０００４】
埋込みストレッサ技術の上述の様々な欠陥を克服することが重要であることは、この主題の素材に向けられた膨大な技術開発によって証明される。つい最近のこの技術の進歩のいくつかは、例えば、米国特許第６，９２１，９１３号、第６，８３１，２９２号、第６，８４４，２２７号、第６，３２３，５２５号、および第５，４４２，２０５号、ならびに米国特許出願公開第２００５００８２５２２Ａ１号および第２００４０２６２６９４Ａ１号に見出すことができる。
【特許文献１】米国特許第６，９２１，９１３号
【特許文献２】米国特許第６，８３１，２９２号
【特許文献３】米国特許第６，８４４，２２７号
【特許文献４】米国特許第６，３２３，５２５号
【特許文献５】米国特許第５，４４２，２０５号
【特許文献６】米国特許出願公開第２００５００８２５２２Ａ１号
【特許文献７】米国特許出願公開第２００４０２６２６９４Ａ１号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体産業でのこれらの進歩にもかかわらず、ストレッサ近接と短チャネル効果の良好なバランスを実現する埋込みストレッサ技術のさらなる改善が必要とされている。さらに、欠陥発生の可能性をなくする埋込みストレッサ技術が必要とされている。欠陥発生は、一般に、従来技術の埋込みストレッサ技術で深いソース／ドレイン領域のイオン打込み中に起きる。
【課題を解決するための手段】
【０００６】
本発明では、段階的ドーパント分布構造および共形的な少なくとも第１のエピ半導体層を有する多層埋込みストレッサが提供される。本発明の多層ストレッサは、ソース／ドレイン領域が一般に設けられる半導体構造体の部分の中に形成される。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに、深い打込みを使用した深いソース／ドレイン領域の形成中に一般に生じるどんな可能な欠陥もなくするか、実質的に減少させる。
【０００７】
本発明に従って、本発明の多層埋込みストレッサを含む半導体構造体が提供される。本構造体は、
半導体基板の表面に設けられた少なくとも１つの電界効果トランジスタと、
前記半導体基板の凹領域内の少なくとも１つの電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピタキシャル半導体層を有する多層埋込みストレッサと、を含み、前記多層埋込みストレッサは前記少なくとも１つの電界効果トランジスタのチャネル領域に歪みを誘起する。
【０００８】
本発明の一実施形態では、少なくとも１つの電界効果トランジスタ（ＦＥＴ）はｐＦＥＴであり、多層埋込みストレッサはＳｉＧｅを含む。本発明の他の実施形態では、少なくとも１つの電界効果トランジスタはｎＦＥＴであり、多層埋込みストレッサはＳｉ：Ｃを含む。本発明のさらに他の実施形態では、本構造体は、少なくとも１つのｐＦＥＴと、分離領域で隔てられた少なくとも１つのｎＦＥＴとを含み、前記ｐＦＥＴに関連した前記多層埋込みストレッサはＳｉＧｅを含み、また前記ｎＦＥＴに関連した前記多層埋込みストレッサはＳｉ：Ｃを含む。
【０００９】
上で示したように、多層埋込みストレッサは、基板の凹領域内に共形的に配置された少なくとも第１のエピ半導体層を含む。第１のエピ半導体層は、アンドープであってもよく、または低濃度にドープされてもよい。本発明の多層埋込みストレッサは、また、第１のエピ半導体層の上に配置された第２のエピ半導体層を含む。この第２のエピ半導体層は、第１のエピ半導体層のドーパント濃度に比べて高濃度にドープされる。
【００１０】
ｐＦＥＴが単結晶Ｓｉ基板の上に形成される実施形態では、多層埋込みストレッサは、凹領域内に共形的に配置された第１のエピＳｉＧｅ層と、この第１のエピＳｉＧｅ層の上に配置された第２のエピＳｉＧｅ層とを含む。本発明に従って、第１のエピＳｉＧｅはアンドープであるか、低濃度にドープされるが、一方で、第２のエピＳｉＧｅ層は、第１のエピＳｉＧｅ層に比べて高濃度にドープされる。
【００１１】
ｎＦＥＴが単結晶Ｓｉ基板に形成される実施形態では、多層埋込みストレッサは、凹領域内に共形的に配置された第１のエピＳｉ：Ｃ層と、この第１のエピＳｉ：Ｃ層の上に配置された第２のエピＳｉ：Ｃ層とを含む。本発明に従って、第１のエピＳｉ：Ｃはアンドープであるか、低濃度にドープされるが、一方で、第２のエピＳｉ：Ｃ層は、第１のエピＳｉ：Ｃ層に比べて高濃度にドープされる。
【００１２】
上述の構造のほかに、本発明は、また、この構造を製造する方法を提供する。全体的には、本発明の方法は、
延長スペーサを有する少なくとも１つの電界効果トランジスタを半導体基板の表面に設けるステップであって、前記半導体基板が、前記少なくとも１つの電界効果トランジスタの設定場所に凹領域を有する該ステップと、
前記凹領域内の前記半導体基板の露出表面に第１のエピタキシャル半導体層を共形的に成長させるステップであって、前記第１のエピタキシャル半導体層の格子定数が、前記半導体基板の格子定数と異なっている該ステップと、
前記第１のエピタキシャル半導体層の上に第２のエピタキシャル半導体層を形成するステップであって、前記第２のエピタキシャル半導体層が、第１のエピタキシャル半導体層と同じ格子定数を有し、かつ第１のエピタキシャル半導体層よりも高いドーパント濃度を有する該ステップと、
前記第１および第２のエピタキシャル半導体層の上部内に延長領域を形成するステップと、を含む。
【００１３】
留意されたいことであるが、第１のエピタキシャル（エピ）半導体層は、凹領域と共形的に形成され、したがって形成された多層埋込みストレッサ（例えば、第１と第２のエピ半導体層の組合せ）は、半導体基板に形成された凹領域の外形に従っている。本発明のいくつかの実施形態では、多層埋込みストレッサは、丸くなった角を実質的に含まない。
【発明を実施するための最良の形態】
【００１４】
本発明は、デバイスのチャネルに近接した多層埋込みストレッサを含む構造およびそのような構造を製造する方法を提供し、これから、本出願に伴う次の記述および図面を参照してより詳細に説明される。留意されたいことであるが、図面は例示の目的のために与えられ、したがって、図面は一定の拡大比で描かれていない。
【００１５】
次の説明において、本発明を徹底的に理解するために、特定の構造、構成要素、材料、寸法、処理ステップおよび技術などの特定の詳細が数多く示される。しかし、当業者は理解することであろうが、本発明はこれらの特定の詳細なしに実施することができる。他の例では、本発明を曖昧にしないようにするために、よく知られた構造または処理ステップは詳細に説明されていない。
【００１６】
理解されることであろうが、１つの層、領域、または基板としての要素が他の要素「の上に（ｏｎまたはｏｖｅｒ）」あると言われるとき、それは、他の要素の直ぐ上にあることがあり、または介在する要素が存在することもある。対照的に、要素が他の要素「の直ぐ上に（ｄｉｒｅｃｔｌｙ ｏｎまたはｄｉｒｅｃｔｌｙ ｏｖｅｒ）」あると言われるとき、介在する要素は存在していない。また、要素が他の要素の下に（「ｂｅｎｅａｔｈ」または「ｕｎｄｅｒ」）あると言われとき、それは他の要素の直ぐ下にあることがあり、または介在する要素が存在することがある。対照的に、要素が他の要素の「直ぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈまたはｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」あると言われるとき、介在する要素は存在しない。
【００１７】
上で述べたように、段階的ドーパント分布構造と、半導体基板に設けられた凹領域内に共形的に配置された少なくとも第１のエピ半導体層とを有する多層埋込みストレッサは、少なくとも１つのＣＭＯＳデバイスを有する半導体構造体で使用するために設けられる。本発明の多層ストレッサは、ソース／ドレイン領域が一般に設けられる半導体構造体の部分の中に形成される。本発明の多層埋込みストレッサを含む構造は、応力近接と短チャネル効果の良好なバランスを実現し、さらに、深いソース／ドレイン領域の形成中に一般に生じる可能な欠陥をなくするか、実質的に減少させる。本発明のいくつかの実施形態では、本発明の多層埋込みストレッサは、丸くなった角を実質的に含まない。
【００１８】
最初に、図１を参照して、図１は、本発明で使用される初期構造１０を示す。図示のように、初期構造１０は、少なくとも１つの分離領域１４が形成された半導体基板１２を含む（図面には、一対の分離領域が特に示されている）。初期構造１０は、また、半導体基板１２の部分に形成された凹領域１６を含む。凹領域１６は、少なくとも１つの電界効果トランジスタ（ＦＥＴ）１８の設定場所に設けられている。
【００１９】
図１およびその他の図面はただ１つのＦＥＴを示すが、本発明は、同じ半導体基板１２に複数のＦＥＴを形成することを考えている。複数のＦＥＴは、同じ導電性であってもよい（すなわち、全てｎＦＥＴまたはｐＦＥＴ）。もしくは、複数のＦＥＴは、異なる導電性であってもよい（すなわち、いくつかのｎＦＥＴおよびいくつかのｐＦＥＴ）。異なる複数のＦＥＴが形成されるとき、他方のＦＥＴの組を保護しながら一方のＦＥＴの組を処理するためにブロック・マスクを使用することができることを除いて、図１〜５に示す同じ基本処理ステップが使用される。
【００２０】
少なくとも１つのＦＥＴ１８は、ゲート誘電体２０、ゲート導体２２、および誘電体キャップ２４を含むゲート・スタックを有する。第１の狭いスペーサ２６は、ゲート・スタックの側壁に位置している。デバイス・チャネル２５は、基板１２のメサ部分に位置している。
【００２１】
初期構造の様々な構成要素は、当業者によく知られている従来の材料で構成されている。また、第１の狭いスペーサ２６形成までの、但し凹領域１６の形成を含まない初期構造１０は、当業者によく知られた技術を利用して製造される。
【００２２】
本発明で使用される初期構造１０の半導体基板１２は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、および全ての他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含み、これらに限定されない任意の半導体材料を含む。半導体基板１２は、また、有機半導体または、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、またはＳｉＧｅ・オン・インシュレータ（ＳＧＯＩ）のような層状半導体を含むことができる。本発明のいくつかの実施形態では、半導体基板１２は、Ｓｉ含有半導体材料、すなわちシリコンを含む半導体材料で構成されるのが好ましい。半導体基板１２は、ドープされていてもよく、アンドープでもよく、または、ドープ領域とアンドープ領域を含むことができる。本発明に従って、半導体基板１２は、後で形成される埋込み多層ストレッサと異なる第１の格子定数を有している。
【００２３】
ＳＯＩ基板が使用されるとき、その基板は、上部半導体および下部半導体、例えば埋込み絶縁層で少なくとも部分的に分離されたＳｉ層を含む。埋込み絶縁層は、例えば、結晶または非結晶酸化物、窒化物またはそれらの任意の組合せを含む。好ましくは、埋込み絶縁層は酸化物である。一般に、埋込み絶縁層は、層転写プロセスの初期段階において、または例えばＳＩＭＯＸ（酸素イオン打込みによる分離）のようなイオン打込みアニール・プロセス中に、形成される。
【００２４】
基板１２は単一の結晶方向であってもよく、または代わりに、異なる結晶方向の表面領域を有するハイブリッド半導体基板を使用することもできる。ハイブリッド基板では、形成された特定のＦＥＴの性能を高める特定の結晶方向に、そのＦＥＴを製造することができる。例えば、ハイブリッド基板では、ｐＦＥＴを｛１１０｝結晶方向に形成することができ、一方で、ｎＦＥＴを｛１００｝結晶方向に形成することができる構造を実現することができる。ハイブリッド基板が使用されるとき、ＳＯＩのような特性、バルクのような特性、またはＳＯＩとバルクの組合せのような特性を与えることができる。
【００２５】
半導体基板１２は、また、第１のドープ（ｎまたはｐ）領域および第２のドープ（ｎまたはｐ）領域を含むことができる。はっきりさせるために、ドープ領域は本出願の図面に明確に示されていない。第１のドープ領域および第２のドープ領域は、同じであってもよく、または導電性またはドーピング濃度あるいはその両方が異なってもよい。これらのドープ領域は、「ウェル」として知られている。
【００２６】
次に、少なくとも１つの分離領域１４が、一般的に半導体基板１２に形成される。分離領域１４は、トレンチ分離領域（図示のような）であってもよく、またはフィールド酸化物分離領域であってもよい。トレンチ分離領域は、当業者によく知られた従来のトレンチ分離プロセスを利用して形成される。トレンチ分離領域を形成する際に、例えば、リソグラフィ、トレンチのエッチングおよびトレンチ誘電体の充填を使用することができる。場合によっては、トレンチ充填前にトレンチにライナを形成してもよく、トレンチ充填後に高密度化のステップを行ってもよく、その上、トレンチ充填の後に平坦化プロセスを行ってもよい。フィールド酸化物は、いわゆるシリコンの局部酸化プロセスを利用して形成することができる。留意されたいことであるが、少なくとも１つの分離領域は、隣接したゲートが反対の導電性であるとき一般に必要とされる隣接ゲート領域間分離を実現する。隣接したゲート領域は、同じ導電性（すなわち、両方ともｎまたはｐ型）であってもよく、または代わりに、異なる導電性（すなわち、一方がｎ型で他方がｐ型）であってもよい。
【００２７】
本発明のこの時点で、ゲート・スタックの様々な材料層の付着、リソグラフィおよびエッチングを含んだ従来ＣＭＯＳプロセスの流れを、ＦＥＴ１８の形成で使用することができる。代わりに、置換ゲート（ｒｅｐｌａｃｅｍｅｎｔ ｇａｔｅ）・プロセスをＦＥＴ１８の形成で使用することができる。
【００２８】
上で述べたように、ＦＥＴ１８は、ゲート誘電体２０、ゲート導体２２、および誘電体キャップ２４を含むゲート・スタックを有する。半導体基板１２の表面に配置されるゲート誘電体２０は、例えば、酸化、窒化または酸窒化のような熱成長プロセスによって形成することができる。代わりに、ゲート誘電体２０は、例えば、化学気相成長（ＣＶＤ）、プラズマ支援ＣＶＤ、有機金属化学気相成長（ＭＯＣＶＤ）、原子層付着（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液付着、および他の同様な付着プロセスのような付着プロセスによって形成することができる。ゲート誘電体２０は、また、上のプロセスの任意の組合せを利用して形成することができる。
【００２９】
ゲート誘電体２０は、約４．０以上の誘電率を持つ絶縁材料で構成される。本明細書で言及する全ての誘電率は、特に言及しなければ真空に対するものである。一実施形態では、ゲート誘電体２０は、ハイｋ材料を含む。「ハイｋ」という用語は、４．０好ましくは７．０を超える誘電率を有する誘電体を意味する。具体的には、本発明で使用されるゲート誘電体２０は、酸化物、窒化物、酸窒化物および／または金属ケイ酸塩および窒化金属ケイ酸塩を含むケイ酸塩を含むが、これらに限定されない。一実施形態では、ゲート誘電体２０は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、Ｇａ２Ｏ３、ＧｄＧａＯおよびこれらの混合物で構成されるのが、好ましい。
【００３０】
ゲート誘電体２０の物理的な厚さは変化してもよいが、一般に、ゲート誘電体２０の厚さは、約０．５から約１０ｎｍであり、約０．５から約３ｎｍの厚さがより一般的である。
【００３１】
次に、ゲート導体２２が、ゲート誘電体２０の上の露出面に形成される。ゲート導体２２は、例えば、ポリＳｉ、ＳｉＧｅ、金属、金属合金、金属シリサイド、金属窒化物、金属炭化物、またはこれらの多層を含んだ組合せなどの導電性材料で構成される。多層が存在するとき、ＴｉＮまたはＴａＮなどの拡散障壁（図示されない）を各導電層の間に位置付けすることができる。
【００３２】
ゲート導体２２は、例えば、化学気相成長、プラズマ増速化学気相成長、原子層付着、スパッタリング、メッキ、蒸着、および任意の他の同様な付着プロセスを含んだ従来の付着プロセスを利用して形成される。ポリＳｉまたはＳｉＧｅがゲート電極として使用される実施形態では、インサイチュ（ｉｎ−ｓｉｔｕ）付着プロセスを使用することができ、または、代わりに、付着の後に続いてイオン打込みを使用することができる。本発明のこの時点でイオン打込みによってゲート導体２２をドープして、ゲート電極の仕事関数をシフトさせることができる。使用することができるドーパント・イオンの例示の例には、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌまたはこれらの混合物がある。ゲート導体２２の厚さは、本発明にとって重要でない。しかし、一般に、ゲート導体２２の厚さは、約２０から約２５０ｎｍである。
【００３３】
各ＦＥＴ１８のゲート・スタックは、また、ゲート導体２２の表面に設けられた誘電体キャップ２４を含む。誘電体キャップ２４は、酸化物、窒化物、酸窒化物、またはこれらの任意の組合せを含み、例えば、ＣＶＤ、ＰＥＣＶＤ、および蒸着を含んだ従来の付着プロセスを利用して形成される。誘電体キャップ２４の厚さは、一般に約１０から約１００ｎｍの範囲で変化することができる。
【００３４】
第１の狭いスペーサ２６は、ゲート・スタックの前（置換ゲート・プロセスの流れの場合のように）または後（従来のＣＭＯＳプロセスの流れの場合のように）に形成することができ、誘電体キャップ２４と同じか異なる誘電体材料で構成されている。第１の狭いスペーサ２６は、一般に、付着およびエッチングで形成され、それの最大底面に沿った幅は一般に約１から約５０ｎｍである。狭いスペーサ２６は、酸化プロセスでも同様に形成することができる。第１の狭いスペーサ２６は、また、一般にソース／ドレイン延長領域の形成中に存在しているので、延長スペーサと呼ぶことができる。
【００３５】
基板１２を処理し、ＦＥＴ１８および第１の狭いスペーサ２６を形成した後で、第１の狭いスペーサ２６および誘電体キャップ２４をエッチング・マスクとして使用して、各ＦＥＴ１８の設定場所の基板１２に少なくとも１つの凹領域１６が形成される。凹領域１６は、反応イオン・エッチング（ＲＩＥ）のような異方性エッチング・プロセスを利用して形成することができる。異方性エッチング・プロセスは、分離領域１４の外縁に位置合せされた外縁と第１の狭いスペーサ２６に実質的に位置合せされた他の縁とを有する凹領域１６を実現する。「実質的に位置合せされた」という用語は、異方性エッチング・プロセスがＦＥＴ１８のゲート・スタックの下を殆どまたは全くアンダーカットしないことを意味する。異方性エッチングは、本明細書で凹領域１６を実現するために好ましい技術であり、また、分離を改善するのに役立って、より小さなトレンチ分離凹部をもたらす。異方性エッチングに加えて、本発明は、また、等方性エッチング・プロセスを利用することも考えている。等方性エッチング・プロセスは、一般に、各ＦＥＴ１８のゲート・スタックの下に横方向アンダーカット領域（図示されない）を生じさせる。
【００３６】
図１に示すように基板１２に凹領域１６を設けた後で、下にある半導体基板１２の格子定数と異なった格子定数を有する第１のエピ半導体層２８が、凹領域１６内に形成される。留意されたいことであるが、第１のエピ半導体層２８は、（後で、より詳細に説明する）第２のエピ半導体層３０と共に、本発明の多層埋込みストレッサを形成する。第１のエピ半導体層２８を含んだ結果として得られた構造が、例えば、図２に示されている。はっきりさせるために、図２または残りの図面では、ＦＥＴの様々な要素に番号が付けられていない。
【００３７】
本発明に従って、第１のエピ半導体層２８はアンドープであるか、低濃度にドープされているか、またはそれらの組合せである。「低濃度にドープされた」は、第１のエピ半導体層２８のドーパント濃度が約１Ｅ１８原子／ｃｍ３以下であることを意味し、約１Ｅ１４から約１Ｅ１８原子／ｃｍ３のドーパント濃度がなおいっそう一般的である。形成されるデバイスの型に依存して、第１のエピ半導体層２８のドーパントは、ｎ型ドーパントまたはｐ型ドーパントであってもよい。
【００３８】
半導体基板１２が単結晶シリコンを含むとき、第１のエピ半導体層２８は擬似格子整合（ｐｓｅｕｄｏｍｏｒｐｈｉｃ）ＳｉＧｅまたはＳｉ：Ｃを含む。第１のエピ半導体層２８の格子定数は、半導体基板１２と比べて異なっているので、引っ張りまたは圧縮応力が凹領域１６に生じる。そのような応力領域が、今度は、ＦＥＴのチャネル領域に応力を加える。例えば、ｐＦＥＴのチャネル領域に圧縮応力を引き起こす圧縮応力埋込みストレッサを形成するために、ＳｉＧｅが使用される。ＦＥＴのチャネル領域は、ＦＥＴ１８のゲート・スタックの下にある基板１２の部分である。代わりに、Ｓｉ：Ｃを使用して、ｎＦＥＴのチャネル領域に引っ張り応力を引き起こす引っ張り応力埋込みストレッサを形成することができる。
【００３９】
本発明に従って、共形エピ成長プロセスを利用して、第１のエピ半導体層２８が凹領域１６内に形成される。共形エピ・プロセスの利用によって、第１のエピ半導体層２８は、凹領域１６を画定する半導体基板１２の露出表面に対して確実に共形であるようになる。すなわち、共形エピ・プロセスは、凹領域１６の外形に従った第１のエピ半導体層２８を凹領域１６内に実現する。
【００４０】
第１のエピ半導体層２８の厚さは、使用されるエピタキシャル成長プロセスのまさにその条件に依存して変化することがある。そのような条件は、当業者によく知られているので、エピタキシャル成長条件に関するさらなる詳細は、本明細書では割愛する。一般に、第１のエピ半導体層２８の厚さは、約１から約３０ｎｍであり、約２から約１５ｎｍの厚さがよりいっそう一般的である。
【００４１】
次に、また図３に示すように、第２のエピ半導体層３０が、凹領域１６内の第１のエピ半導体層２８の上に形成され、例えば図３に示す構造が実現される。本発明に従って、第２のエピ半導体層３０は、第１のエピ半導体層２８と同じ格子定数を有し、一般に、第１のエピ半導体層２８と同じ半導体材料で構成されている。しかし、第２のエピ半導体層が高濃度にドープされている点で、第２のエピ半導体層３０は第１のエピ半導体層２８と異なっている。「高濃度にドープされた」は、１Ｅ１８原子／ｃｍ３を超えるドーパント濃度（ｐ型またはｎ型）を意味し、１Ｅ１８超から約１Ｅ２２原子／ｃｍ３までのドーパント濃度がよりいっそう一般的である。単結晶Ｓｉ基板が使用される本出願の一実施形態では、第２のエピ半導体層３０は、擬似格子整合ＳｉＧｅまたはＳｉ：Ｃを含む。
【００４２】
第２のエピ半導体層３０は、上述の共形エピ・プロセスを含んだ従来のエピタキシャル成長プロセスによって形成される。
【００４３】
図４は、ソース／ドレイン延長領域のイオン打込み時の構造を示し、参照数字３２は、ソース／ドレイン延長領域の形成において使用されるイオンを意味する。留意されたいことであるが、ソース／ドレイン延長領域は、第２のエピ半導体層３０の上部ならびに半導体基板１２のメサ部の側壁に位置する第１のエピ半導体層２８の上部に形成される。ソース／ドレイン延長領域のイオン打込みは、当業者によく知られている標準的な条件を利用して行われる。一般に、浅い接合を有しドーパント濃度が１Ｅ１９から１Ｅ２３原子／ｃｍ３であるソース／ドレイン延長が設けられる。活性化アニールがイオン打込みの後に続いて打込み種を活性化することができ、または、ソース／ドレイン延長の活性化は、使用されることがあるその後の熱プロセスで行われてもよい。
【００４４】
いくつかの実施形態では、延長打込みと共にハロー打込み（ｈａｌｏ ｉｍｐｌａｎｔ）が行われることがある。本発明のさらに他の実施形態では、ハロー打込みは、半導体基板を凹ます前に行うことができる。従来のハロー打込み条件が、本出願で使用される。
【００４５】
図５は、第１および第２のエピ半導体層の上部に設けられたソース／ドレイン領域３４を含む構造を示す。図５は、また、第２の広いスペーサ３６が第１の狭いスペーサ２６に接して形成された後の構造を示す。第２の広いスペーサ３６は、必ずしも常にではないが一般に、第１の狭いスペーサ２６と異なる絶縁材料で構成される。第２のエピ半導体層３０に接する第２の広いスペーサ３６の底面に沿って測定された第２の広いスペーサ３６の幅は、約５から約１００ｎｍである。
【００４６】
第２のエピ半導体層３０は高濃度にドープされているので、従来の深いソース／ドレイン・イオン打込みはなくすることができ、したがって多層埋込みストレッサ（すなわち、エピ半導体層２８および３０）に損傷が発生することはない。しかし、いくつかの実施形態では、従来の深いソース／ドレイン・イオン打込みが行われることがある。
【００４７】
上述のプロセスは、デバイスのチャネルに近接した段階的ドーパント分布構造を有する多層埋込みストレッサ（すなわち、エピ半導体層２８および３０）を含む構造を実現する。「近接した」は、本発明のストレッサが、デバイスのチャネルから約３０ｎｍ以下の距離内にあることを意味する。この距離は、一般に、第１の狭いスペーサ２６の幅である。従来技術のプロセスでは、埋込みストレッサは、一般に、上述の第１および第２のスペーサの幅だけデバイス・チャネルからさらに離れている。
【００４８】
本出願の他の有利点は、段階的ドーパント分布構造と凹領域内に共形的に配置された少なくとも第１のエピ半導体層とを有する本発明の多層埋込みストレッサが、従来構造に比べて、閾値電圧の低下を改善し、さらに短チャネル効果を殆どまたは全くなくすることである。エピ・プロセスまたは続く熱プロセスで、第１のアンドープ・エピ層または低濃度ドープ・エピ層のために、チャネル中へのドーパント拡散は非常に少なくなり、一方で、ストレッサ全体は、チャネルに非常に近接している。これによって、短チャネル効果が著しく減少し、かつ高いチャネル応力が維持される。
【００４９】
本発明は、好ましい実施形態に関して具体的に示し説明したが、本発明の趣旨および範囲から逸脱することなく、形および細部の上述および他の変更を加えることができることは、当業者は理解するであろう。したがって、本発明は、説明され図示されたまさにその形および細部に限定されず、添付の特許請求の範囲の範囲内に含まれる意図である。
【図面の簡単な説明】
【００５０】
【図１】狭い単一スペーサを含む電界効果トランジスタの設定場所の基板の一部分が凹んでいる構造を示す実体図（断面図による）である。
【図２】基板と異なる格子定数を有する第１のエピ半導体層を基板の凹部内に共形的に配置した後の図１の構造を示す実体図（断面図による）である。
【図３】第１のエピ半導体層と同じ格子定数を有する第２のエピ半導体層を基板の凹部内に配置した後の図２の構造を示す実体図（断面図による）である。
【図４】第１および第２の半導体層の上部にソース／ドレイン延長領域を形成しているときの図３の構造を示す実体図（断面図による）である。
【図５】第１の狭いスペーサに接する第２の広いスペーサを形成した後の図４の構造を示す実体図（断面図による）である。
【符号の説明】
【００５１】
１２ 半導体基板
１４ 分離領域
１６ 凹領域
１８ 電界効果トランジスタ
２６ 第１の狭いスペーサ
２８ 第１のエピ半導体層
３０ 第２のエピ半導体層
３４ ソース／ドレイン領域
３６ 第２の広いスペーサ
【特許請求の範囲】
【請求項１】
応力デバイス・チャネルを有する半導体構造体であって、
半導体基板の表面に設けられた少なくとも１つの電界効果トランジスタと、
前記半導体基板の凹領域内にあり前記少なくとも１つの電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピ半導体層を有する多層埋込みストレッサと、を含み、前記多層埋込みストレッサが前記少なくとも１つの電界効果トランジスタのチャネル領域に歪みを誘起する半導体構造体。
【請求項２】
前記多層埋込みストレッサが、前記半導体基板と異なる格子定数を有する、請求項１に記載の半導体構造体。
【請求項３】
前記多層埋込みストレッサが、前記第１の共形エピタキシャル半導体層上に配置された第２のエピタキシャル半導体層をさらに含む、請求項１に記載の半導体構造体。
【請求項４】
前記第１のエピタキシャル半導体層が、アンドープであるか、約１Ｅ１８原子／ｃｍ３以下のドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項５】
前記第２のエピタキシャル半導体層が、１Ｅ１８原子／ｃｍ３よりも高いドーパンド濃度を有する、請求項３に記載の半導体構造体。
【請求項６】
前記半導体基板が、単結晶Ｓｉ基板であり、前記多層埋込みストレッサがＳｉＧｅを含む、請求項１に記載の半導体構造体。
【請求項７】
前記半導体基板が、単結晶Ｓｉ基板であり、前記多層埋込みストレッサがＳｉ：Ｃを含む、請求項１に記載の半導体構造体。
【請求項８】
前記少なくとも１つの電界効果トランジスタが、ｐＦＥＴおよびｎＦＥＴを含み、前記ｐＦＥＴに関連した前記多層埋込みストレッサが圧縮応力を受け、前記ｎＦＥＴに関連した前記多層埋込みストレッサが引っ張り応力を受ける、請求項１に記載の半導体構造体。
【請求項９】
前記圧縮応力を受ける多層埋込みストレッサが、ＳｉＧｅを含み、前記引っ張り応力を受ける多層埋込みストレッサが、Ｓｉ：Ｃを含む、請求項８に記載の半導体構造体。
【請求項１０】
前記多層埋込みストレッサの上部に延長領域をさらに含む、請求項１に記載の半導体構造体。
【請求項１１】
単結晶Ｓｉ基板の表面に設けられた少なくとも１つのｐ電界効果トランジスタと、
前記基板の凹領域内にあり前記少なくとも１つのｐ電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピタキシャル半導体層を有する多層埋込みＳｉＧｅストレッサと、を含む半導体構造体であって、
前記多層埋込みＳｉＧｅストレッサが、前記少なくとも１つのｐ電界効果トランジスタのチャネル領域に圧縮歪みを誘起する半導体構造体。
【請求項１２】
応力デバイス・チャネルを有する半導体構造体を形成する方法であって、
延長スペーサを有する少なくとも１つの電界効果トランジスタを半導体基板の表面に設けるステップであって、前記半導体基板が、前記少なくとも１つの電界効果トランジスタの設定場所に凹領域を有する該ステップと、
前記凹領域内の前記半導体基板の露出表面に第１のエピタキシャル半導体層を共形的に成長させるステップであって、前記第１のエピタキシャル半導体層の格子定数が、前記半導体基板の格子定数と異なっている該ステップと、
前記第１のエピタキシャル半導体層の上に第２のエピタキシャル半導体層を形成するステップであって、前記第２のエピタキシャル半導体層が、前記第１のエピタキシャル半導体層と同じ格子定数を有し、かつ前記第１のエピタキシャル半導体層よりも高いドーパント濃度を有する該ステップと、
前記第１および第２のエピタキシャル半導体層の上部内に延長領域を形成するステップと、を含む方法。
【請求項１３】
前記凹領域が、異方性エッチングによって形成される、請求項１２に記載の方法。
【請求項１４】
前記凹領域が、等方性エッチングによって形成される、請求項１２に記載の方法。
【請求項１５】
前記第１のエピタキシャル半導体層が、アンドープであるか、約１Ｅ１８原子／ｃｍ３以下のドーパント濃度を有するように形成される、請求項１２に記載の方法。
【請求項１６】
前記第２のエピタキシャル半導体層が、１Ｅ１８原子／ｃｍ３よりも高いドーパント濃度を有するように形成される、請求項１２に記載の方法。
【請求項１７】
前記半導体基板が単結晶Ｓｉ基板であり、前記第１および第２のエピタキシャル半導体層がＳｉＧｅを含む多層埋込みストレッサを形成する、請求項１２に記載の方法。
【請求項１８】
前記半導体基板が単結晶Ｓｉ基板であり、前記第１および第２のエピタキシャル半導体層がＳｉ：Ｃを含む多層埋込みストレッサを形成する、請求項１２に記載の方法。
【請求項１９】
前記少なくとも１つの電界効果トランジスタが、ｐＦＥＴおよびｎＦＥＴを含み、前記ｐＦＥＴに関連した前記第１および第２のエピタキシャル半導体層が圧縮応力を受け、前記ｎＦＥＴに関連した前記第１および第２のエピタキシャル半導体層が引っ張り応力を受ける、請求項１２に記載の方法。
【請求項２０】
前記延長スペーサに隣接して第２のスペーサを形成するステップをさらに含み、前記第２のスペーサは、前記延長領域を形成する前記ステップの後で形成される、請求項１２に記載の方法。
【請求項１】
応力デバイス・チャネルを有する半導体構造体であって、
半導体基板の表面に設けられた少なくとも１つの電界効果トランジスタと、
前記半導体基板の凹領域内にあり前記少なくとも１つの電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピ半導体層を有する多層埋込みストレッサと、を含み、前記多層埋込みストレッサが前記少なくとも１つの電界効果トランジスタのチャネル領域に歪みを誘起する半導体構造体。
【請求項２】
前記多層埋込みストレッサが、前記半導体基板と異なる格子定数を有する、請求項１に記載の半導体構造体。
【請求項３】
前記多層埋込みストレッサが、前記第１の共形エピタキシャル半導体層上に配置された第２のエピタキシャル半導体層をさらに含む、請求項１に記載の半導体構造体。
【請求項４】
前記第１のエピタキシャル半導体層が、アンドープであるか、約１Ｅ１８原子／ｃｍ３以下のドーパント濃度を有する、請求項１に記載の半導体構造体。
【請求項５】
前記第２のエピタキシャル半導体層が、１Ｅ１８原子／ｃｍ３よりも高いドーパンド濃度を有する、請求項３に記載の半導体構造体。
【請求項６】
前記半導体基板が、単結晶Ｓｉ基板であり、前記多層埋込みストレッサがＳｉＧｅを含む、請求項１に記載の半導体構造体。
【請求項７】
前記半導体基板が、単結晶Ｓｉ基板であり、前記多層埋込みストレッサがＳｉ：Ｃを含む、請求項１に記載の半導体構造体。
【請求項８】
前記少なくとも１つの電界効果トランジスタが、ｐＦＥＴおよびｎＦＥＴを含み、前記ｐＦＥＴに関連した前記多層埋込みストレッサが圧縮応力を受け、前記ｎＦＥＴに関連した前記多層埋込みストレッサが引っ張り応力を受ける、請求項１に記載の半導体構造体。
【請求項９】
前記圧縮応力を受ける多層埋込みストレッサが、ＳｉＧｅを含み、前記引っ張り応力を受ける多層埋込みストレッサが、Ｓｉ：Ｃを含む、請求項８に記載の半導体構造体。
【請求項１０】
前記多層埋込みストレッサの上部に延長領域をさらに含む、請求項１に記載の半導体構造体。
【請求項１１】
単結晶Ｓｉ基板の表面に設けられた少なくとも１つのｐ電界効果トランジスタと、
前記基板の凹領域内にあり前記少なくとも１つのｐ電界効果トランジスタの設定場所に設けられた段階的ドーパント分布構造および少なくとも第１の共形エピタキシャル半導体層を有する多層埋込みＳｉＧｅストレッサと、を含む半導体構造体であって、
前記多層埋込みＳｉＧｅストレッサが、前記少なくとも１つのｐ電界効果トランジスタのチャネル領域に圧縮歪みを誘起する半導体構造体。
【請求項１２】
応力デバイス・チャネルを有する半導体構造体を形成する方法であって、
延長スペーサを有する少なくとも１つの電界効果トランジスタを半導体基板の表面に設けるステップであって、前記半導体基板が、前記少なくとも１つの電界効果トランジスタの設定場所に凹領域を有する該ステップと、
前記凹領域内の前記半導体基板の露出表面に第１のエピタキシャル半導体層を共形的に成長させるステップであって、前記第１のエピタキシャル半導体層の格子定数が、前記半導体基板の格子定数と異なっている該ステップと、
前記第１のエピタキシャル半導体層の上に第２のエピタキシャル半導体層を形成するステップであって、前記第２のエピタキシャル半導体層が、前記第１のエピタキシャル半導体層と同じ格子定数を有し、かつ前記第１のエピタキシャル半導体層よりも高いドーパント濃度を有する該ステップと、
前記第１および第２のエピタキシャル半導体層の上部内に延長領域を形成するステップと、を含む方法。
【請求項１３】
前記凹領域が、異方性エッチングによって形成される、請求項１２に記載の方法。
【請求項１４】
前記凹領域が、等方性エッチングによって形成される、請求項１２に記載の方法。
【請求項１５】
前記第１のエピタキシャル半導体層が、アンドープであるか、約１Ｅ１８原子／ｃｍ３以下のドーパント濃度を有するように形成される、請求項１２に記載の方法。
【請求項１６】
前記第２のエピタキシャル半導体層が、１Ｅ１８原子／ｃｍ３よりも高いドーパント濃度を有するように形成される、請求項１２に記載の方法。
【請求項１７】
前記半導体基板が単結晶Ｓｉ基板であり、前記第１および第２のエピタキシャル半導体層がＳｉＧｅを含む多層埋込みストレッサを形成する、請求項１２に記載の方法。
【請求項１８】
前記半導体基板が単結晶Ｓｉ基板であり、前記第１および第２のエピタキシャル半導体層がＳｉ：Ｃを含む多層埋込みストレッサを形成する、請求項１２に記載の方法。
【請求項１９】
前記少なくとも１つの電界効果トランジスタが、ｐＦＥＴおよびｎＦＥＴを含み、前記ｐＦＥＴに関連した前記第１および第２のエピタキシャル半導体層が圧縮応力を受け、前記ｎＦＥＴに関連した前記第１および第２のエピタキシャル半導体層が引っ張り応力を受ける、請求項１２に記載の方法。
【請求項２０】
前記延長スペーサに隣接して第２のスペーサを形成するステップをさらに含み、前記第２のスペーサは、前記延長領域を形成する前記ステップの後で形成される、請求項１２に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００７−３２９４７７（Ｐ２００７−３２９４７７Ａ）
【公開日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願番号】特願２００７−１４８９４７（Ｐ２００７−１４８９４７）
【出願日】平成１９年６月５日（２００７．６．５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成１９年１２月２０日（２００７．１２．２０）
【国際特許分類】
【出願日】平成１９年６月５日（２００７．６．５）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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