【課題】 半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させる。
【解決手段】 ＜１１０＞方向に沿って凹状に折り曲げられた（１００）基板１１には、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＰチャネル電界効果型トランジスタが形成されるとともに、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタが形成され、Ｎチャネル電界効果型トランジスタ上には、（１００）基板１１の折り曲げによる圧縮応力よりも大きな引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成されている。
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【課題】 曲げによる応力が加わった場合においても、トランジスタの特性の変動を抑制できるようにする。
【解決手段】 電界効果型トランジスタ上には、電界効果型トランジスタに引っ張り応力Ｆ１´を印加するゲートキャップ膜１５が形成され、ゲートキャップ膜１５に起因する応力は、半導体基板１１の折り曲げによってトランジスタに印加される応力よりも大きくする。
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【課題】 半導体チップを折り曲げることにより、Ｐチャネル電界効果型トランジスタとＮチャネル電界効果型トランジスタの移動度を同時に向上させる。
【解決手段】 ＜１１０＞方向に沿って凸状に折り曲げられた（１００）基板１１に、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と直角にチャネルが配置されたＰチャネル電界効果型トランジスタを形成するとともに、＜１１０＞方向に沿って（１００）基板１１の折り曲げ方向と平行にチャネルが配置されたＮチャネル電界効果型トランジスタを形成する。
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【課題】 セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 Ｓｉ基板１上のＳｉ層１０にゲート酸化膜２１を介して形成されたゲート電極２３と、ゲート電極２３を挟んでＳｉ層１０に形成されたソース層２７ａ及びドレイン層２７ｂと、を含んで構成されるＳＤＯＮトランジスタ１００を有し、ソース層２７ａとＳｉ基板１との間及び、ドレイン層２７ｂとＳｉ基板１との間にはそれぞれ空洞部１５が存在し、且つゲート電極２３下のＳｉ層１０とＳｉ基板１との間には空洞部が存在していないことを特徴とするものである。ゲート電極２３下のＳｉ層１０がＳｉ基板１とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ボディ電位はＳｉ基板１に固定されるので、基板浮遊効果を解消することができる。 （もっと読む）

【課題】 特殊な製造装置は不要で、製造時の結晶欠陥の発生を抑えたＤＳＯＩトランジスタを有する半導体装置の製造方法及び、半導体装置を提供する。
【解決手段】 まず始めに、Ｓｉ基板１上にＳｉＧｅ層３を形成し、ＳｉＧｅ層３のうちのソース形成領域とドレイン形成領域とに挟まれた部分をエッチングして取り除き、トレンチを形成する。次に、このトレンチ内が埋め込まれ且つＳｉＧｅ層３上が覆われるように、Ｓｉ基板１上にＳｉ層１０を形成する。そして、トランジスタ形成領域の外側にあるＳｉ層１０と、当該外側にあるＳｉＧｅ層３とを順次エッチングして取り除くことにより、トランジスタ形成領域の周囲に沿ってＳｉＧｅ層３の側面を露出させる。その後、ＳｉＧｅ層３をその露出した側面からエッチングして取り除くことにより、トランジスタ形成領域のＳｉ層１０下に空洞部１５を形成し、続いて、この空洞部１５内にＳｉＯ_２膜１７を形成する。 （もっと読む）

結晶半導体基板上に代替材料のエリアを形成する方法、並びにこの方法により形成された構造。このような代替材料のエリアは、ＭＯＳＦＥＴ又は電子デバイス若しくは光電子デバイスにおける活性エリアとしての使用に適している。
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半導体デバイスは、少なくとも一対の空間的に隔てられた応力領域（227、228）と、この少なくとも一対の空間的に隔てられた応力領域間の、積層された複数の層群を有する歪み超格子層（225）とを含んでいる。歪み超格子層の各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体部分の結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。
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半導体デバイスは、積層された複数の層群を有する歪み超格子層（325）、及び歪み超格子層の上方の応力層を含んでいる。歪み超格子層の各層群は、ベース半導体部分を画成する積層された複数のベース半導体モノレイヤーと、隣接し合うベース半導体部分の結晶格子内に拘束された少なくとも１つの非半導体モノレイヤーとを含んでいる。
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半導体デバイスは、半導体基板と、基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域とを含んでいる。より具体的には、ＳＴＩ領域の少なくとも一部はディボットを含んでいる。半導体デバイスは更に、隣接し合うＳＴＩ領域間それぞれの超格子と、ディボット内それぞれの非単結晶の梁部とを含んでいる。

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【課題】 チャネルポテンシャルの支配力の低下を抑制しつつ、ゲート長を短縮できるようにする。
【解決手段】 ゲート電極１５の一端からオフセット長Ｘ_Sだけ隔ててソース層１８ａを形成するとともに、ゲート電極１５の他端からオフセット長Ｘ_Dだけ隔ててドレイン層１８ｂを形成し、ソース層１８ａ側のオフセット長Ｘ_Sは、ドレイン層１８ｂ側のオフセット長Ｘ_Dよりも短くするとともに、サイドウォール１６ａ、１６ｂの長さは、オフセット長Ｘ_S、Ｘ_Dにそれぞれ対応するように設定する。 （もっと読む）

【課題】 接合リークを抑制しつつ、ソース／ドレイン層の低抵抗化を図るとともに、ショートチャネル効果を抑制する。
【解決手段】 ゲート電極１５の一方の側に絶縁層１２に底面が接する合金層からなるソース層１８ａを配置し、単結晶半導体層１３の結晶方位面２０ａに沿ってチャネル領域１７に対する接合面を形成し、ゲート電極１５の他方の側に絶縁層１２に底面が接する合金層からなるドレイン層１８ｂを配置し、単結晶半導体層１３の結晶方位面２０ｂに沿ってチャネル領域１７に対する接合面を形成し、ソース層１８ａを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ａに沿うようにして自己整合的に形成された不純物導入層１９ａを設け、ドレイン層１８ｂを構成する合金層と単結晶半導体層１３との界面には、結晶方位面２０ｂに沿うようにして自己整合的に形成された不純物導入層１９ｂを設ける。 （もっと読む）

半導体素子は超格子を有する。つまりその超格子は、複数の層からなる複数の積層された群を有する。その超格子の各群は、基本となる半導体部分を画定する複数の積層された基本となる半導体分子層、及びその上にエネルギーバンド修正層を有して良い。しかもエネルギーバンド修正層は、隣接する基本となる半導体部分の結晶格子内部に束縛された少なくとも1層の非半導体分子層を有して良い。超格子に含まれる複数の層からなる群のうちの少なくとも1は、実質的にドーピングされなくて良い。

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【課題】 高性能ＣＭＯＳ用途のためのＨｆドープされた極薄酸窒化シリコン膜及びその製造方法を提供すること。
【解決手段】 半導体構造体と、これを形成する方法であって、この方法は、ベース・ゲート誘電体層（５３）の上部に安定した拡散制御材料の均一なバッファ層を形成するステップと、次いで、遷移金属原子のソースを含有する均一な層を形成するステップと、次いで、この構造体をアニールして、ソースから遷移金属原子を、拡散制御材料を通してベース・ゲート誘電体層（５３）に拡散させるステップと、を含む。 （もっと読む）

半導体素子は、各々が複数の層からなる複数の群を積層された状態で有する超格子を有して良い。その超格子の複数の層からなる群の各々は、基礎となる半導体部分を画定する、複数の積層された基礎となる半導体分子層、及びその上にエネルギーバンド修正層を有して良い。そのエネルギーバンド修正層は、隣接する基礎となる半導体部分の結晶格子の内部に束縛された少なくとも1の非半導体分子層を有して良い。その超格子は、その内部に、少なくとも1の半導体接合を画定する少なくとも1対の相反する符号の電荷がドーピングされた領域をさらに有して良い。

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【課題】フッ素原子を分子中に含むガスでは、ＳｉＮ膜のエッチングが等方的に進行するため、サイドウォールの幅が小さくなり、ＬＤＤ領域の幅を大きくすることが困難であった。
【解決手段】ゲート電極上に窒化珪素膜を形成し、エッチングガスとして臭化水素ガスを主に用い、ＩＣＰ（誘導結合型プラズマ）法などのエッチング方法により、窒化珪素膜のうちゲート電極上の部分と基板表面部のみを除去し、同時にゲート電極の側面部のみに窒化珪素膜を残す。 （もっと読む）

トランジスタとトレンチ構造とを含む構造に関し、トレンチ構造は、トランジスタのチャネル領域内に歪みの一部のみを導入する。
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【課題】半導体ＦＥＴデバイスの機能及び高周波性能を改善するために用いることができる、ゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造を提供する。
【解決手段】半導体電界効果トランジスタ（ＦＥＴ）デバイスの性能を改善するためのゲート電圧バイアス供給回路素子を備えたエピタキシャル積層構造は、基板と、該基板上にエピタキシャルに成長したｎ型またはｐ型の第１の層の半導体膜であって、基板と第１の層膜との間にバッファ層が存在する可能性がある第１の層の半導体膜と、第１の半導体層上にエピタキシャルに成長した活性半導体層であって、活性層の導電型が第１の半導体層の導電型と反対であり、またＦＥＴを形成するのに十分なゲート、ドレイン、ソースへの電気コンタクトを備えたゲート領域及びドレイン領域及びソース領域を有する活性半導体層と、基板または第１の半導体層上の電気コンタクトと、デバイス性能を向上させるのに十分な電圧極性及び大きさで、ゲートコンタクト及び基板または第１の半導体層に電気的に接続されたゲート電圧バイアス供給回路素子と、からなる構造を利用する。
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【課題】
高誘電率のＳｉＯ_２ゲート積層体上に熱的に安定したｐ型金属炭化物としてＴｉＣを製造する方法を提供する。
【解決手段】
本発明の金属化合物は、ＴｉＣを含み、約４.７５乃至約５.３ｅＶ、望ましくは、約５ｅＶの仕事関数を有し且つ高誘電率の誘電体および界面層を含むゲート積層体上で熱的に安定する。更に、そのＴｉＣ金属化合物は、非常に意欲的な等価酸化膜厚（ＥＯＴ）およびｐ型金属酸化物半導体（ｐＭＯＳ）装置における１４Åよりも小さい反転層厚へのスケーリングを可能にする１０００℃においても非常に効率的な酸素拡散バリアである。 （もっと読む）

【課題】 高ｋ誘電体及び界面層を含むゲート・スタック上に、熱的に安定した新しい金属化合物を提供すること。
【解決手段】 高ｋ誘電体及び界面層を含むゲート・スタック上に、約４．０ｅＶから約４．５ｅＶまで、好ましくは約４．３ｅＶの仕事関数を有する、熱的に安定したｎ型金属であるＨｆＳｉＮを含む金属化合物である。さらに、（約１０００℃のオーダーの）高温でＨｆＳｉＮ／高ｋ誘電体／界面層のスタックをアニールした後、界面層が減少され、よって、ゲート・スタックは、ＴａＳｉＮを用いて達成することができない、非常に薄い等価酸化物厚（伝統的には、１２Å）をもたらす。 （もっと読む）

【課題】材料の利用効率を向上させ、作製工程を簡略化した半導体装置の作製技術を提供することを目的とする。また、それらの半導体装置を構成する配線等のパターンを、所望の形状で密着性よく形成できる技術を提供することも目的とする。
【解決手段】第１の導電層上に第１の絶縁層を形成し、第１の絶縁層上に第２の絶縁層を形成し、第２の絶縁層上に第１の開口を有する第１のマスク層を形成し、第１の絶縁層及び第２の絶縁層をエッチングすることにより、第１の導電層に達する第１の開口部を形成し、第１のマスク層除去後、第１の開口よりも開口面積が広い第２の開口を有し、且つ、導電性材料を含む組成物に対してぬれ性の低い第２のマスク層を第２の絶縁層上に形成し、第１の絶縁層上面の一部が露出するように第２の絶縁層をエッチングし、第２の開口部を形成し、第１の開口部及び第２の開口部に導電性材料を含む組成物を充填し、第２の導電層を形成する。 （もっと読む）