【課題】 低抵抗でゲート空乏化が起こらず、高温において安定であるとともに、仕事関数が制御されたゲート電極を有するＣＭＩＳデバイスを提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｐ型ＭＩＳトランジスタと、前記半導体基板に形成されたソース／ドレイン領域、前記半導体基板上に形成されたゲート絶縁膜、および前記ゲート絶縁膜上に形成されたゲート電極を有するｎ型ＭＩＳトランジスタとを具備するＣＭＩＳデバイスである。前記ｐ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に第１の金属を有し、前記ｎ型ＭＩＳトランジスタにおける前記ゲート電極は、少なくとも前記ゲート絶縁膜との界面に、前記第１の金属のホウ化物を有することを特徴とする。 （もっと読む）

【課題】強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。
【解決手段】ＭＯＳデバイスは、基板上に形成された半導体層を含み、その基板は水平面とその水平面に垂直な方向の法線とを画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、その上面近傍に形成され、第１のソース／ドレイン領域と第２のソース／ドレイン領域は互いに離隔されている。ゲートが、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。 （もっと読む）

【課題】フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を図ること。
【解決手段】シリコン基板または支持基板１１上に形成された島状のチャネル層１３と、チャネル層１３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、チャネル層１３の一方向に対向する両側面上に形成されたシリコン窒化膜１４と、シリコン窒化膜１４の側面上に形成された金属材料からなるソース電極及びドレイン電極１９とを具備する。 （もっと読む）

【課題】トレンチ型ＤＲＡＭメモリセルの形成において、垂直型トラジスタとトレンチ型キャパシタの接続を容易化し、高集積化する。
【解決手段】第１および第２ソース／ドレイン領域と、該第１および第２ソース／ドレイン領域を接続する、半導体基板の中に配置されたチャネル領域と、ゲート電極とを含み、該ゲート電極は、上記第１および第２ソース／ドレイン領域間に流れる電流を制御するために、上記チャネル領域に沿って配置され、該チャネル領域から電気的に絶縁されている。また、上記チャネル領域では、該チャネルがリッジ状の形をなしたフィン領域を有している。この「リッジ状」とは、１つの上面と、第１ソース／ドレイン領域と第２ソース／ドレイン領域とを接続する線に対して（断面図では）垂直である２つの側面とからなる。この上面は、半導体基板の表面よりも下に配置されており、ゲート電極は、この上面および２つの側面に沿って設けられる。 （もっと読む）

【課題】 長さ方向がゲート長方向と平行なトレンチに形成されたゲート電極を有し、単位平面積当たり大きなゲート幅を有する高駆動能力横型のMOSトランジスタの駆動能力を、平面的な素子面積を増加させずに向上させる半導体装置を提供する。
【解決手段】 半導体基板の表面に長さ方向がゲート長方向と平行なトレンチが形成された第１トレンチ領域０１３と、前記第１トレンチ領域の凹部底面と同一平面に設けられた第２トレンチ領域０１４および第３トレンチ領域０１５と、前記第１，第２，第３トレンチ領域の少なくとも１領域に形成された第２導電型のウェル領域と、前記第１トレンチ領域に設けられたゲート絶縁膜とゲート電極と、前記第１，第２と３トレンチ領域に前記ウェル領域より浅く設けられた第１導電型のソース領域とドレイン領域を有する半導体装置。 （もっと読む）

メモリデバイスはメモリセルのアレイと周辺デバイスを含んでいる。少なくとも一部の個別メモリセルはＳｉＣを含む炭酸化部分を含んでいる。少なくとも一部の周辺デバイスは炭酸化部分を含まない。トランジスタは第１ソース/ドレーン、第２ソース/ドレーン、第１ソース/ドレーンと第２ソース/ドレーンとの間にＳｉＣを含む半導体基板の炭酸化部分を含んだチャンネル、及びチャンネルの両側と作動式に関係するゲートを含んでいる。 （もっと読む）

【課題】 素子面積を増大させずにオン抵抗の低減を実現した横型MOSFETにおいて、更にオン抵抗を低減させる。
【解決手段】 トレンチ構造を用いることで素子面積を増大させずにチャネル幅を増大させ、オン抵抗の低減を実現した横型トレンチMOSFETにおいて、トレンチ008の両端付近に多方向イオン注入によりソース層004およびドレイン層005を形成する。このような構成にすることでソース層004およびドレイン層005がトレンチ008より深く形成され、電子がチャネル全域に広がって流れ、実効的なL長も短くなることで更なるオン抵抗の低減化が実現できる。 （もっと読む）

【課題】 高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタおよびその製造方法を実現する。
【解決手段】 シリコン基板１上に、フィン形状に突出して形成されたフィン部３、５を設ける。フィン部３、５のチャネル領域部を被覆したゲート誘電体８を設ける。ゲート誘電体８によってチャネル領域部から絶縁されて、上記チャネル領域部上に形成されたゲート電極４を設ける。シリコン基板１上を覆う絶縁体層２を設ける。フィン部３、５は、シリコン基板１から絶縁体層２を貫通して絶縁体層２の表面より突出して延びるように形成されている。 （もっと読む）

ＭＯＳＦＥＴのゲートまたはＭＯＳＦＥＴのソースまたはドレイン領域は、シリコンゲルマニウムまたは多結晶シリコンゲルマニウムを含む。好ましくはニッケルシリサイドのモノシリサイドフェーズを含むニッケルゲルマノシリサイド（６２、６４）を形成すべく、ニッケルでのシリサイデーションを実行する。
ニッケルモノシリサイドによって呈される優れたシート抵抗を実質的に保持する一方、シリサイド中にゲルマニウムを含むことは、モノシリサイドフェーズが形成され得るより温度領域をより広くする。その結果、ニッケルゲルマノシリサイドは、後続のプロセスの間、ニッケルモノシリサイドよりも、より高い温度に耐えることができる。しかしながら、ニッケルモノシリサイドとほぼ同一のシート抵抗および他の有益な特性を提供する。
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【課題】 信頼性の高い半導体装置を実現するために、寄生容量の大きな半導体装置を提供する。
【解決手段】 半導体装置は、第１方向に延在する突出部１ｂを有する半導体基板１を含む。ゲート絶縁膜１１は、突出部の上面上および第１方向に沿う側面上に配設される。ゲート電極１２は、第１部分１２ａと第２部分１２ｂを有する。第１部分は、突出部と交差し、且つ突出部の上面上のゲート絶縁膜上に配設される。第２部分は、突出部の側面上のゲート絶縁膜上に配設され、且つ第１方向における長さが第１部分の第１方向における長さより長い。１対のソース／ドレイン領域１３が、ゲート電極の第１部分の下方の領域を挟むように突出部の表面に形成される。 （もっと読む）

【課題】 閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いＭＯＳトランジスタを備えた半導体装置を提供する。
【解決手段】 素子領域を画定する素子分離領域（１２）が設けられた半導体基板（１１）と、前記半導体基板の前記素子領域に離間して設けられたソース／ドレイン領域（２５）と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜（１３，１４）と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極（１５）とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第１の絶縁膜（１３）と、この第１の絶縁膜上に形成され、シリコンおよび酸素を含有する第２の絶縁膜（１４）とを含み、前記第２の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が６．６ａｔｏｍｉｃ．％未満であることを特徴とする。 （もっと読む）

分離トレンチ（２０９）をウェハ（２０１）に形成するプロセスである。このプロセスでは、（例えば、異方性堆積法により）第１誘電体材料（３０７）をトレンチ（２０９）の中に堆積させ、次に第２誘電体材料（３０９）を（例えば、異方性堆積法により）トレンチ（２０９）内の第１誘電体材料（３０７）を覆うように堆積させる。第３材料（５０１）をトレンチ（２０９）内に、かつ第２誘電体材料（３０９）の上に堆積させる。第２材料（３０９）及び第３材料（５０１）の内の一方の材料は、他方の材料をエッチングしないように選択的にエッチングすることができる。一の例では、第１材料（３０７）は第２材料（３０９）よりも小さい誘電率を有する。
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本発明の実施形態は、均一なシリコンボディ高さをもたらすＳＯＩトランジスタの製造方法を提供する。一実施形態では、犠牲酸化物層が半導体基板上に配置される。酸化物層はトレンチを形成するようにエッチングされ、トレンチは半導体材料で充填される。そして、半導体材料は酸化物層の残部を用いて平坦化され、その後、酸化物層の残部は除去される。こうして露出された半導体フィンは仕様の許容範囲内で均一な高さを有する。
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ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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【課題】電流の流れを調整するトランジスタデバイスの組立て方法において、更なる駆動電流を可能にし、デバイスの動作を最適化するプロセスを提供すること。
【解決手段】本発明の一実施形態における方法は、チャンネル領域に対するショットキーバリア接合位置のより良い制御を与えるために、メタルソースドレイン接触の形成に先行して等方性エッチングプロセスを利用する。このショットキーバリア１０接合の配置の制御性からの改善により、更なる駆動電流を可能にし、デバイスの動作を最適化する。 （もっと読む）

半導体装置はセル（１８）に隣接するトレンチ（４２）を有する。このセルは、ソース・コンタクト領域及びドレイン・コンタクト領域（２６、２８）と、それとは逆の導電型の中央本体（４０）とを含む。この装置は双方向性であり、比較的低いオン抵抗で電流をいずれの方向にも制御する。好ましい実施形態は、ソース・ドリフト領域及びドレイン・ドリフト領域（３０、３２）と共に働いてＲＥＳＵＲＦ効果を生み出す電位プレート（６０）を含む。
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縦方向、横方向に交互に配置されたソース領域（２２）、ソースボディ領域（２６）、ドリフト領域（２０）、ドレインボディ領域（２８）、およびドレイン領域（２４）をそれぞれ有するセル（１８）を、減表面電界を達成するための構造とともに有する、電界効果トランジスタである。実施形態における構造は、ソースまたはドレイン領域（２２、２４）近傍にゲート領域（３１）を定義する縦方向に離間された絶縁ゲートトレンチ（３５）と、ドリフト領域（２０）近傍に縦方向に延在する電位プレート領域（３３）と、を含むことができる。代替的に、別個の電位プレート領域（３３）または縦方向に延在する半絶縁フィールドプレート（５０）をドリフト領域（２０）近傍に設けてもよい。このトランジスタは、双方向切り替えに適している。
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