半導体装置およびその製造方法
【課題】 閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いMOSトランジスタを備えた半導体装置を提供する。
【解決手段】 素子領域を画定する素子分離領域(12)が設けられた半導体基板(11)と、前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域(25)と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜(13,14)と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極(15)とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜(13)と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜(14)とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする。
【解決手段】 素子領域を画定する素子分離領域(12)が設けられた半導体基板(11)と、前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域(25)と、前記半導体基板の前記素子領域上に設けられたゲート絶縁膜(13,14)と、前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極(15)とを具備する半導体装置である。前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜(13)と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜(14)とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置およびの製造方法にかかり、特に誘電体膜をゲート絶縁膜に用いたCMOS LSI素子およびその製造方法に関する。
【背景技術】
【0002】
MOSトランジスタにおいては、キャリアの膜中での直接トンネリング現象に起因して、ゲート/基板間のリーク電流が増加することが問題とされている。こうしたトンネリング現象を回避すべく、SiO2よりも比誘電率が飛躍的に大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ZrO2やHfO2といった高誘電率金属の酸化物、あるいはそれとSiO2との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化膜である。さらに窒素を含有するシリケートは、1000℃でもアモルファス状態を維持することができ、比誘電率は20程度と高い。しかも、ホウ素などの不純物の膜中拡散が小さいことなどから、耐熱性を要求するCMOS工程への応用が期待されている。
【0003】
しかしながら、多結晶Siゲート材料とHfやZr,Alのような金属酸化物ゲート絶縁膜とを組み合わせた場合には、閾値が変動してしまう。この変動は非常に大きく、通常行なわれるような基板部の不純物濃度の調整により合わせこむことは困難である。こうした現象は、SiやGeといった純粋な半導体ゲート電極の場合のみならず、金属シリサイドあるいは金属ジャーマナイドでも起こりうる現象であることが確認されている。
【0004】
そこで、高誘電体膜を堆積した後、膜中の不純物を除去し、膜中の酸素濃度を増加するための溶液処理を行なった後、Siを堆積して低温(典型的には500℃以下)プラズマ酸化によりSiO2を形成した後にSiゲート電極を形成するという方法が提案されている。(例えば、特許文献1参照。)しかしながら、溶液処理により、最終的に高誘電体膜上に処理層、あるいはクリーンルームの空気から微量の有機物が付着して、膜の長時間電気ストレスに対する信頼性が低下する。しかも、工程自体に時間を要して、全体とした工程コストが増大する。また、500℃程度のプラズマ酸化を行なったところで、閾値の大きな変動要因は完全には取り除くことは困難である。特に、有機物の蓄積が多い場合には、界面や高誘電体膜中への酸素導入は大きく阻害される結果、閾値シフトを改善することができない。
【特許文献1】米国特許第6696327号
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いMOSトランジスタを備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする。
【0007】
本発明の一態様にかかる半導体装置の製造方法は、素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第1の絶縁膜を形成する工程、
前記第1の絶縁膜上に、Siを含有し、金属濃度が19.8at.%未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が6.6at.%未満の第2の絶縁膜を前記第1の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース/ドレイン領域を形成する工程
を具備することを特徴とする。
【発明の効果】
【0008】
本発明の態様によれば、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いMOSトランジスタを備えた半導体装置、およびその製造方法が提供される。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照して本発明の実施形態を説明する。
図1は、本発明の一実施形態にかかる半導体装置を示す断面図である。図示するように、半導体装置10においては、素子分離領域12が形成された半導体基板11上に、第1の絶縁膜13および第2の絶縁膜12が順次堆積されて、積層構造のゲート絶縁膜が形成され、さらに、半導体ゲート電極15が設けられている。第1の絶縁膜11に含有される金属は、Hf、Zr、あるいはLa,Ce,Pr,Nd,Pm,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,YbおよびLuといったランタノイド系の高誘電体金属を含むことが好ましく、第1の絶縁膜11は高誘電体絶縁膜であることが望まれる。この上に設けられる第2の絶縁膜12は、ゲート電極15との界面における金属濃度が6.6at.%未満に規定される。
【0010】
本実施形態にかかる半導体装置は、例えば以下のような手法により製造することができる。図2に示すように、半導体基板11に素子分離構造12を形成して、閾値あわせ用のイオン注入を行なった後、第1の絶縁膜13を形成する。第1の絶縁膜13上には、溶液処理を施さず、好ましくは連続して真空中にてSiを含有する界面膜を堆積する。
【0011】
界面膜は、Siのみから構成される必要はなく、酸化膜、窒化膜、または酸窒化膜を用いることもできる。また、低濃度であれば、金属が含有されていてもよい。この場合、酸化後の界面膜表面における金属濃度が6.6.at%未満とならなければならず、界面膜中の金属濃度は19.8at.%未満に規定されることが、計算により求められる。
【0012】
その後、界面膜が全て酸化あるいは酸窒化されるように、酸素あるいは窒素含有雰囲気中で熱処理を施すことによって、界面膜中のシリコンは酸化してシリコン酸化物を含む第2の絶縁膜となる。こうして生じる酸化物によって、第1の絶縁膜中の金属が、ゲート電極を構成する半導体と新たに反応することは防止される。堆積により金属シリサイド(金属ジャーマナイド)が界面にすでに形成されていても、酸化雰囲気で熱処理を施すことによって、金属シリサイド(金属ジャーマナイド)は酸化される。こうして、金属酸化物とSi酸化物との混合態に変換する。
【0013】
第2の絶縁膜14の上には、半導体ゲート電極15となる層を形成して加工する。ここでは、半導体、シリケート、あるいはジャーマナイドなどを堆積すればよい。その後は通常のMOS形成工程、すなわち、第2の絶縁膜14および第1の絶縁膜13をゲート電極15や素子分離領域12に対して選択的に除去し、半導体基板11にソース/ドレイン(図示せず)を形成して、本実施形態にかかる半導体装置が完成する。
【0014】
第2の絶縁膜14の上下における界面、すなわち基板側界面17およびゲート電極側界面16には、望ましくない有機物の蓄積はない。しかも、高温の酸素雰囲気に曝すことによって酸化が行なわれる。こうして得られる半導体装置においては、ゲートスタックのいずれの部分にも金属シリサイド(ジャーマナイド)が含まれず、界面のダイポールが誘起されることはないことから、MOS Trの大きな閾値シフトの問題を解決することが可能となった。
【0015】
図3には、従来の半導体装置の断面図を示す。図示する半導体装置20においては、高誘電体ゲート絶縁膜32上に、半導体ゲート電極15が直接形成されている。こうした構造の半導体装置では、P−MOSトランジスタの閾値理想値に対して−0.9Vもの大きな変動があり、回路中トランジスタとしては使用不可であった。
これに対して、図1に示した本実施形態にかかる半導体装置では、変動は−0.3Vに抑制することが可能になり、チャネル濃度などその他の部位構造の合わせ込みによりトランジスタとして十分に使用可能なものとなる。
【0016】
図4には、ゲート絶縁膜の電極側界面における金属濃度と閾値変化との関係を示す。ここでは、高誘電体金属としてハフニウムを用いて、P−MOSトランジスタを形成した。ゲート絶縁膜表面における金属濃度は、EDX(Electron Dispersive X−ray)により測定した。10at.%以上と高濃度でハフニウムがゲート絶縁膜の表面に含有される場合には、約−0.7Vという大きなシフトが見られる。これに対して、ハフニウム濃度が6.6at.%未満の場合には、シフト量は−0.4V以下に低減されている。この程度のシフト量であれば、実質的に影響を及ぼさないので許容される。こうした結果に基づいて、ゲート絶縁膜の電極側界面における金属濃度を6.6at.%未満に規定した。より好ましくは、ゲート絶縁膜の電極側界面における金属濃度は、5at.%以下である。
【0017】
比誘電率を高めてリーク電流を低減するためには、ゲート絶縁膜の電極側界面に金属が存在することが好ましい。この場合、Siを含有する界面膜は金属含有膜とすることができ、こうした膜は酸化されやすいという性質を有する。したがって、室温以上であれば酸化は進行し、プラズマ酸化を用いることもできる。一方、ゲート絶縁膜の電極側界面に金属が存在しない場合(金属濃度が0at.%)には、閾値変化をよりいっそう低減することができる。電極側界面の金属濃度を0at.%に低減するためには、金属を含有しない膜、好ましくはSi膜が界面膜として形成され、酸化は600℃以上の高温で行なわれる。
【0018】
上述したように、本発明の実施形態においては、金属を含有する第1の絶縁膜と、シリコンを含有する第2の絶縁膜との積層膜によりゲート絶縁膜が構成される。しかも、第2の絶縁膜のゲート電極側界面における金属濃度は、6.6at.%未満に規定される。ゲート絶縁膜中に高誘電体金属が含有されることによって、比誘電率を高めてリーク電流を低減することができ、金属濃度を6.6at.%未満と規定したことにより、閾値変動が抑制される。その結果、正常動作が可能なMOSトランジスタを備えた半導体装置が得られる。
【0019】
以下、N型のMOSトランジスタを例に挙げて本発明の具体例を示して、さらに詳細に説明する。
【0020】
(実施形態1)
図5乃至図13に、本実施形態にかかる半導体装置の製造方法を表わす断面図を示す。
【0021】
まず、図5に示すように、半導体基板11に素子分離領域12を設ける。ここでは、半導体基板としてはp型Si基板を用い、常法により素子分離領域12を形成した。すなわち、まず、基板11にSTI(Shallow Trench Isolation)用の溝(深さ:約0.4μm)を設けて、CVD法によりシリコン酸化膜を全面に堆積した。続いて、CMP(Chemo−Mechanical Polish)を行なって溝内にシリコン酸化膜を埋め込んで、図5に示すように素子分離領域12を得た。
【0022】
素子を形成する領域に閾値調整のためのBイオン注入を行なった後、図6に示すように第1の絶縁膜13としてのHfSiOxNyをスパッタリング法により成膜した。HfターゲットとSiターゲットとの2つのターゲットを用い、印加するパワー比を制御して膜中のHfとSiとの比率(Hf/(Hf+Si))を制御した。本実施形態では、この比率は0.6としたが、0.5〜1.0の範囲内で任意の値とすることができる。
【0023】
雰囲気に混入させる窒素および酸素の量を制御することによって、膜中におけるこれら元素の量を制御することができる。ここでは、x=1.55、y=0.45の酸窒化膜を成膜した。成膜時の基板温度は任意に設定することが可能であるが、本実施例では室温で行なった。
【0024】
第1の絶縁膜13の膜厚は、2〜5nmの範囲内で適宜決定することができ、ここでは、3nmとした。第1の絶縁膜13の組成は、必ずしも膜厚方向において均一である必要はなく、分布を有していてもよい。
【0025】
所定の膜厚で第1の絶縁膜13が形成された後、Hfターゲットへのパワーを停止して、図7に示すように、スパッタリング法によりSiを含有する界面膜18を堆積した。界面膜18の膜厚は、0.3〜0.7nmの範囲内で適宜決定することができるが、ここでは0.5nmとした。界面膜18の成膜は、Ar等の不活性のガス雰囲気中で行なわれ、この成膜前における第1の絶縁膜の表面は極力清浄であることが求められる。したがって、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も30分以下程度に限定した。第1の絶縁膜13を堆積後、同一真空中で界面膜18を堆積することが最も好ましい。
【0026】
続いて、熱処理を施して界面膜18を酸化する。この際の熱処理は、界面膜18と第1の絶縁膜13との界面まで酸化剤が達し、そこで十分反応が進行するような条件で行なうことが望まれる。例えば、800℃にて酸素を含有する雰囲気中であれば界面膜18は十分に酸化される。その結果、図8に示すように第2の絶縁膜14となり、積層構造のゲート絶縁膜が形成される。
【0027】
ゲート絶縁膜上には、半導体ゲート電極15となる多結晶シリコン膜を、Si2H6あるいはSiH4を含む雰囲気によるCVD法によって、図9に示すようにウエハ全面に堆積した。堆積前には、第2の絶縁膜14の表面を清浄に保つため、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も30分以下程度に限定することが望まれる。
【0028】
次に、CFxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜を異方性エッチングすることによって、図10に示すようにゲート電極15を形成した。第1の絶縁膜13および第2の絶縁膜14をフッ化水素酸水溶液によりエッチングして、図11に示すように加工した後、常法により図12に示す構造を作製した。すなわち、露出した基板11の素子領域にAsをイオン注入して、浅い不純物領域を形成した。この際の注入条件は、200eV 1×1015cm-2程度とした。次に、SiO2またはSiNをCVD法等により全面に堆積し、全面エッチングを繰り返すことによって、ゲート電極15側面に10nmの膜厚でゲート側壁23を残置した。
【0029】
ゲート側壁23およびゲート電極15をマスクとして用いて、基板11にAsを例えば10keV 1×1015cm-2によりの条件でイオン注入して、深い不純物領域を形成した。次いで、600℃以上で熱処理して不純物を活性化し、エクステンション層24およびソース/ドレイン領域25を形成した。不純物の活性化するためには、1000℃程度で10秒程度の短時間高温処理を施すことが好ましい。
【0030】
全面にNi膜を形成して400℃程度の熱処理を行なった後、硫酸と過酸化水素水との混合液体により未反応のNiをエッチングにより除去した。こうして、ソース/ドレイン領域25上にNiSi層26を形成し、図13に示すように、全面にシリコン酸化膜27をCVD法により堆積して、層間絶縁膜を形成する。
【0031】
図示していないが、その後は、常法により加工することにより、第一層配線までのMOS構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積する。全面CMPによりコンタクトホール内にTiNおよびWを埋め込んだ後、配線材料としてAl−Cu膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのMOS構造が得られる。
【0032】
(実施形態2)
図14および図15を参照して、本実施形態を説明する。前述の実施形態1と同様の手法により、図13に示した構造を作製しておく。
【0033】
図14に示すように全面にNi膜28を堆積し、400℃程度で熱処理を施して、多結晶シリコンとNiとを全て反応させてNiシリサイドを形成する。400℃程度の低温であるため、チャネル中のプロファイルやソース/ドレイン領域のプロファイルが変化することはない。多結晶シリコン中には、P、AsやSb,あるいはBを予め導入しておいてもよい。
反応後、硫酸と過酸化水素水との混合液を用いて未反応のNiを除去することによって、図15に示すようにNiSiゲート電極29が得られる。
【0034】
図示していないが、その後は、常法により加工することにより、第一層配線までのMOS構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積する。全面CMPによりコンタクトホール内にTiNおよびWを埋め込んだ後、配線材料としてAl−Cu膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのMOS構造が得られる。
【0035】
上述した実施形態1,2は種々の変更が可能である。例えば、ソース/ドレイン領域25の上に形成されるシリサイド層としては、CoSi2またはTiSi2を用いることもでき、SiGeをゲート電極として用いてもよい。SiGeは、例えばSiH4またはSi2H6のガスに、Ge2H6などのGeを含有するガスを混入して形成することができる。ゲート電極として、シリサイドおよび/またはジャーマナイドを用いてもよい。シリサイドとしてはWSi2,NiSi,CoSi2,PtSi,およびMoSi2などが挙げられる。ジャーマナイドとしては、WGi2,NiGe,NiGe2,CoGe2,PtGe,およびMoGe2などが挙げられる。あるいは、ランタノイド系金属のシリサイド、ジャーマナイドを用いてゲート電極を形成してもよい。
【0036】
第1の絶縁膜13としては、HfO2、あるいはそれとアルミニウムの酸化物を用いることもでき、ZrO2あるいはそれとシリコンの酸化物の混合膜、Al2O3との混合物でもよい。TiO2あるいはそれとシリコンの酸化物の混合膜、Al2O3との混合物でもよい。La2O3に代表されるランタノイド系金属の酸化物、あるいはそれとSiO2との混合物でもよい。ランタノイド系金属の酸化物、あるいはそれとAl2O3との混合物でもよい。
【0037】
第1の絶縁膜13および第2の絶縁膜14の成膜には、MOCVDあるいはハライド系のCVD、アトミック層堆積法を用いてもよい。電極の活性化等の熱処理により膜の相分離や結晶化を生じて、リーク電流の増加を招いてしまうことから、こうした絶縁膜を窒化することが望ましく、例えば、NH3を含有する雰囲気でのCVDによって窒化することができる。あるいは、Nを含有する雰囲気、例えばHfの場合にはHf(N(C2H5)2)4を用いたCVDで行なうこともできる。
【0038】
金属酸化物中の金属を変更する場合には、その金属を含有するプリカーサとして窒素を含有したものを選択すればよい。また、プラズマにより活性化された窒素を雰囲気に含有させることもできる。あるいは、成膜後にNプラズマに曝してもよい。界面膜18は、純粋なSi膜である必要は必ずしもなく、SiN、SiOxNy、SiOxでもよい。あるいは金属、例えばHfを低濃度(19.8at.%未満)で含む膜を用いることもできる。
【0039】
界面膜18の堆積には、CVD法、あるいは蒸着法、あるいはゾルゲル法を用いることができる。この界面膜18は、NOあるいはN2O雰囲気で酸化してもよい。この際の温度は、好ましくは700℃以上1100℃以下である。チャネル部分の不純物のプロファイルを保全するために、900℃以上の高温では、短時間熱処理いわゆるRTA(Rapid Thermal Annealing)が望ましい。1200乃至1300℃のFLA(Flash Lamp Annealing)を用いることもできる。
【0040】
ソース/ドレイン領域25は、不純物ドープされたSiを堆積し、そこからの拡散により形成することも可能である。あるいは不純物ドープされたゲート側壁のSiO2やSiONからの拡散を用いてもよい。また、第2の絶縁膜14中における金属濃度は、一様である必要はない。例えば、第1の絶縁膜13中の金属濃度から減少してゲート電極界面で6.6at%以下になる勾配をもたせることも、本発明の範疇内である。
【0041】
(実施形態3)
図16は、本実施形態にかかる半導体装置の概略構成を示す断面図である。
【0042】
図示する半導体装置においては、第1の絶縁膜32、第2の絶縁膜33、および半導体ゲート電極34が、半導体基板31上に順次形成されている。第1の絶縁膜32は、絶縁性金属酸化物、金属シリケート、金属アルミネート、あるいは金属複合酸化物により構成することができる。
【0043】
以下に、組成の異なる2種類の窒素添加Hfシリケート膜(HfSiON膜)を、スパッタリング法により成膜して、第1の絶縁膜32および第2の絶縁膜33を含むゲート絶縁膜を形成する方法を説明する。
【0044】
半導体基板としてはp型Si(100)基板を用い、通常のSC2(HCl/H2O2/H2O)洗浄、およびHF処理を施した。これを純水により流水洗浄し、乾燥させた後、オフアクシススパッタリング装置内に載置した。ターゲットとしては、HfターゲットおよびSiターゲットの二つを、スパッタリング装置内に設置しておいた。Ar,O2、N2雰囲気中で、HfおよびSiをスパッタリングして下部HfSiON膜を成膜した。
【0045】
下部HfSiON膜中におけるHf/(Hf+Si)比は、80%程度であり、窒素の濃度は20原子%程度であることが、RBS(Rutherford Backscattering Spectrometry)測定により確認された。
【0046】
次いで、ターゲットに印加するパワーを変更する以外は同様の条件で、下部HfSiON膜上に上部HfSiON膜を成膜した。具体的には、Hfターゲットに印加する電力を低減し、Siターゲットに印加するパワーは高めて、形成される絶縁膜中のHfの含有量を少なくするようにした。RBS測定によりHf/(Hf+Si)比および窒素の濃度を測定した結果、Hf/(Hf+Si)比は0〜60%程度であり、窒素の濃度は15原子%程度であった。同一の真空中で連続して、組成の異なる2種類のHfSiON膜を堆積するので、これらの境界に有機物が侵入することはない。その結果、良好な界面を得つつ、上部HfSiON膜表面の酸化がなされることになる。
【0047】
上部HfSiON膜の上には、減圧CVD法により多結晶シリコン膜を300nm程度の膜厚で堆積し、所定の導電型とするために不純物をイオン注入した。不純物としてリンをイオン注入した場合は、n+型多結晶シリコン膜となり、ボロンをイオン注入した場合は、p+型多結晶シリコン膜となる。多結晶シリコン膜中の不純物は、1000℃程度で30秒間程度の熱処理を行なって活性化させた。
【0048】
最後に、マスクパターンを用いて、多結晶シリコン膜、上部HfSiON膜、下部HfSiON膜をドライエッチングにより加工して、図16に示すような半導体装置を得た。
【0049】
第1の絶縁膜32および第2の絶縁膜33を含むゲート絶縁膜は、HfO2膜、Hfアルミネート膜、HfYO膜などを用いて、同様の手法により形成することもできる。また、HfをZrあるいはランタノイド系元素に置き換えてもよい。
【0050】
第1の絶縁膜32および第2の絶縁膜33の成膜には、CVD法、蒸着法、MBE法、あるいはレーザーアブレーション法といった手法を用いてもよい。すでに説明したような理由から、こうした絶縁膜を窒化することが好ましく、同様の手法を採用することができる。
【0051】
本実施形態においても、ゲート電極34は、すでに実施形態1,2で説明したような材料に変更することができる。その他、実施形態1,2で可能な変更は、この実施形態3にも適用される。
【0052】
以上の実施形態1乃至3では、Si基板の上に直接形成したCMOS LSIを例に挙げて本発明を説明したが、こうした構造に限定されるものではない。SOI(Silicon ON Insulator)構造、基板に垂直方向に電流を間ガス縦型MOSのCMOS LSIや、Si柱の側面に電流を流す縦型MOSのCMOS LSIに適用することもできる。
【0053】
さらに、GeあるいはSiGe、ひずみSi、あるいはひずみGeを基板として用いた場合も、上述した方法により本発明の実施形態にかかる半導体装置を製造することができ、同様の効果が得られる。
【図面の簡単な説明】
【0054】
【図1】本発明の一実施形態にかかる半導体装置を表わす断面図。
【図2】本発明の一実施形態にかかる半導体装置の層構成の詳細を表わす断面図。
【図3】従来の半導体装置を表わす断面図。
【図4】P−MOSの閾値の界面部Hf濃度依存性を示す図。
【図5】実施形態1にかかる半導体装置の製造方法における工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】図12に続く工程を示す断面図。
【図14】実施形態2にかかる半導体装置の製造方法における工程を示す断面図。
【図15】図14に続く工程を示す断面図。
【図16】実施形態3にかかる半導体装置の製造方法における工程を示す断面図。
【符号の説明】
【0055】
10,20,30…半導体装置; 11,31…半導体基板; 12…素子分離領域
13,32…第1の絶縁膜; 14,33…第2の絶縁膜
15,34…半導体ゲート電極; 16…ゲート電極側界面
17…基板側界面; 18…界面膜; 21…高誘電体ゲート絶縁膜
23…ゲート側壁; 24…エクステンション層; 25…ソース/ドレイン領域
26…NiSi膜; 27…シリコン酸化膜; 28…Ni膜
29…NiSiゲート電極。
【技術分野】
【0001】
本発明は半導体装置およびの製造方法にかかり、特に誘電体膜をゲート絶縁膜に用いたCMOS LSI素子およびその製造方法に関する。
【背景技術】
【0002】
MOSトランジスタにおいては、キャリアの膜中での直接トンネリング現象に起因して、ゲート/基板間のリーク電流が増加することが問題とされている。こうしたトンネリング現象を回避すべく、SiO2よりも比誘電率が飛躍的に大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ZrO2やHfO2といった高誘電率金属の酸化物、あるいはそれとSiO2との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化膜である。さらに窒素を含有するシリケートは、1000℃でもアモルファス状態を維持することができ、比誘電率は20程度と高い。しかも、ホウ素などの不純物の膜中拡散が小さいことなどから、耐熱性を要求するCMOS工程への応用が期待されている。
【0003】
しかしながら、多結晶Siゲート材料とHfやZr,Alのような金属酸化物ゲート絶縁膜とを組み合わせた場合には、閾値が変動してしまう。この変動は非常に大きく、通常行なわれるような基板部の不純物濃度の調整により合わせこむことは困難である。こうした現象は、SiやGeといった純粋な半導体ゲート電極の場合のみならず、金属シリサイドあるいは金属ジャーマナイドでも起こりうる現象であることが確認されている。
【0004】
そこで、高誘電体膜を堆積した後、膜中の不純物を除去し、膜中の酸素濃度を増加するための溶液処理を行なった後、Siを堆積して低温(典型的には500℃以下)プラズマ酸化によりSiO2を形成した後にSiゲート電極を形成するという方法が提案されている。(例えば、特許文献1参照。)しかしながら、溶液処理により、最終的に高誘電体膜上に処理層、あるいはクリーンルームの空気から微量の有機物が付着して、膜の長時間電気ストレスに対する信頼性が低下する。しかも、工程自体に時間を要して、全体とした工程コストが増大する。また、500℃程度のプラズマ酸化を行なったところで、閾値の大きな変動要因は完全には取り除くことは困難である。特に、有機物の蓄積が多い場合には、界面や高誘電体膜中への酸素導入は大きく阻害される結果、閾値シフトを改善することができない。
【特許文献1】米国特許第6696327号
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いMOSトランジスタを備えた半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする。
【0007】
本発明の一態様にかかる半導体装置の製造方法は、素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第1の絶縁膜を形成する工程、
前記第1の絶縁膜上に、Siを含有し、金属濃度が19.8at.%未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が6.6at.%未満の第2の絶縁膜を前記第1の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース/ドレイン領域を形成する工程
を具備することを特徴とする。
【発明の効果】
【0008】
本発明の態様によれば、閾値の変動を回避するとともに、電気的ストレスに対する信頼性の高いMOSトランジスタを備えた半導体装置、およびその製造方法が提供される。
【発明を実施するための最良の形態】
【0009】
以下、図面を参照して本発明の実施形態を説明する。
図1は、本発明の一実施形態にかかる半導体装置を示す断面図である。図示するように、半導体装置10においては、素子分離領域12が形成された半導体基板11上に、第1の絶縁膜13および第2の絶縁膜12が順次堆積されて、積層構造のゲート絶縁膜が形成され、さらに、半導体ゲート電極15が設けられている。第1の絶縁膜11に含有される金属は、Hf、Zr、あるいはLa,Ce,Pr,Nd,Pm,Sm,Eu,Gd,Tb,Dy,Ho,Er,Tm,YbおよびLuといったランタノイド系の高誘電体金属を含むことが好ましく、第1の絶縁膜11は高誘電体絶縁膜であることが望まれる。この上に設けられる第2の絶縁膜12は、ゲート電極15との界面における金属濃度が6.6at.%未満に規定される。
【0010】
本実施形態にかかる半導体装置は、例えば以下のような手法により製造することができる。図2に示すように、半導体基板11に素子分離構造12を形成して、閾値あわせ用のイオン注入を行なった後、第1の絶縁膜13を形成する。第1の絶縁膜13上には、溶液処理を施さず、好ましくは連続して真空中にてSiを含有する界面膜を堆積する。
【0011】
界面膜は、Siのみから構成される必要はなく、酸化膜、窒化膜、または酸窒化膜を用いることもできる。また、低濃度であれば、金属が含有されていてもよい。この場合、酸化後の界面膜表面における金属濃度が6.6.at%未満とならなければならず、界面膜中の金属濃度は19.8at.%未満に規定されることが、計算により求められる。
【0012】
その後、界面膜が全て酸化あるいは酸窒化されるように、酸素あるいは窒素含有雰囲気中で熱処理を施すことによって、界面膜中のシリコンは酸化してシリコン酸化物を含む第2の絶縁膜となる。こうして生じる酸化物によって、第1の絶縁膜中の金属が、ゲート電極を構成する半導体と新たに反応することは防止される。堆積により金属シリサイド(金属ジャーマナイド)が界面にすでに形成されていても、酸化雰囲気で熱処理を施すことによって、金属シリサイド(金属ジャーマナイド)は酸化される。こうして、金属酸化物とSi酸化物との混合態に変換する。
【0013】
第2の絶縁膜14の上には、半導体ゲート電極15となる層を形成して加工する。ここでは、半導体、シリケート、あるいはジャーマナイドなどを堆積すればよい。その後は通常のMOS形成工程、すなわち、第2の絶縁膜14および第1の絶縁膜13をゲート電極15や素子分離領域12に対して選択的に除去し、半導体基板11にソース/ドレイン(図示せず)を形成して、本実施形態にかかる半導体装置が完成する。
【0014】
第2の絶縁膜14の上下における界面、すなわち基板側界面17およびゲート電極側界面16には、望ましくない有機物の蓄積はない。しかも、高温の酸素雰囲気に曝すことによって酸化が行なわれる。こうして得られる半導体装置においては、ゲートスタックのいずれの部分にも金属シリサイド(ジャーマナイド)が含まれず、界面のダイポールが誘起されることはないことから、MOS Trの大きな閾値シフトの問題を解決することが可能となった。
【0015】
図3には、従来の半導体装置の断面図を示す。図示する半導体装置20においては、高誘電体ゲート絶縁膜32上に、半導体ゲート電極15が直接形成されている。こうした構造の半導体装置では、P−MOSトランジスタの閾値理想値に対して−0.9Vもの大きな変動があり、回路中トランジスタとしては使用不可であった。
これに対して、図1に示した本実施形態にかかる半導体装置では、変動は−0.3Vに抑制することが可能になり、チャネル濃度などその他の部位構造の合わせ込みによりトランジスタとして十分に使用可能なものとなる。
【0016】
図4には、ゲート絶縁膜の電極側界面における金属濃度と閾値変化との関係を示す。ここでは、高誘電体金属としてハフニウムを用いて、P−MOSトランジスタを形成した。ゲート絶縁膜表面における金属濃度は、EDX(Electron Dispersive X−ray)により測定した。10at.%以上と高濃度でハフニウムがゲート絶縁膜の表面に含有される場合には、約−0.7Vという大きなシフトが見られる。これに対して、ハフニウム濃度が6.6at.%未満の場合には、シフト量は−0.4V以下に低減されている。この程度のシフト量であれば、実質的に影響を及ぼさないので許容される。こうした結果に基づいて、ゲート絶縁膜の電極側界面における金属濃度を6.6at.%未満に規定した。より好ましくは、ゲート絶縁膜の電極側界面における金属濃度は、5at.%以下である。
【0017】
比誘電率を高めてリーク電流を低減するためには、ゲート絶縁膜の電極側界面に金属が存在することが好ましい。この場合、Siを含有する界面膜は金属含有膜とすることができ、こうした膜は酸化されやすいという性質を有する。したがって、室温以上であれば酸化は進行し、プラズマ酸化を用いることもできる。一方、ゲート絶縁膜の電極側界面に金属が存在しない場合(金属濃度が0at.%)には、閾値変化をよりいっそう低減することができる。電極側界面の金属濃度を0at.%に低減するためには、金属を含有しない膜、好ましくはSi膜が界面膜として形成され、酸化は600℃以上の高温で行なわれる。
【0018】
上述したように、本発明の実施形態においては、金属を含有する第1の絶縁膜と、シリコンを含有する第2の絶縁膜との積層膜によりゲート絶縁膜が構成される。しかも、第2の絶縁膜のゲート電極側界面における金属濃度は、6.6at.%未満に規定される。ゲート絶縁膜中に高誘電体金属が含有されることによって、比誘電率を高めてリーク電流を低減することができ、金属濃度を6.6at.%未満と規定したことにより、閾値変動が抑制される。その結果、正常動作が可能なMOSトランジスタを備えた半導体装置が得られる。
【0019】
以下、N型のMOSトランジスタを例に挙げて本発明の具体例を示して、さらに詳細に説明する。
【0020】
(実施形態1)
図5乃至図13に、本実施形態にかかる半導体装置の製造方法を表わす断面図を示す。
【0021】
まず、図5に示すように、半導体基板11に素子分離領域12を設ける。ここでは、半導体基板としてはp型Si基板を用い、常法により素子分離領域12を形成した。すなわち、まず、基板11にSTI(Shallow Trench Isolation)用の溝(深さ:約0.4μm)を設けて、CVD法によりシリコン酸化膜を全面に堆積した。続いて、CMP(Chemo−Mechanical Polish)を行なって溝内にシリコン酸化膜を埋め込んで、図5に示すように素子分離領域12を得た。
【0022】
素子を形成する領域に閾値調整のためのBイオン注入を行なった後、図6に示すように第1の絶縁膜13としてのHfSiOxNyをスパッタリング法により成膜した。HfターゲットとSiターゲットとの2つのターゲットを用い、印加するパワー比を制御して膜中のHfとSiとの比率(Hf/(Hf+Si))を制御した。本実施形態では、この比率は0.6としたが、0.5〜1.0の範囲内で任意の値とすることができる。
【0023】
雰囲気に混入させる窒素および酸素の量を制御することによって、膜中におけるこれら元素の量を制御することができる。ここでは、x=1.55、y=0.45の酸窒化膜を成膜した。成膜時の基板温度は任意に設定することが可能であるが、本実施例では室温で行なった。
【0024】
第1の絶縁膜13の膜厚は、2〜5nmの範囲内で適宜決定することができ、ここでは、3nmとした。第1の絶縁膜13の組成は、必ずしも膜厚方向において均一である必要はなく、分布を有していてもよい。
【0025】
所定の膜厚で第1の絶縁膜13が形成された後、Hfターゲットへのパワーを停止して、図7に示すように、スパッタリング法によりSiを含有する界面膜18を堆積した。界面膜18の膜厚は、0.3〜0.7nmの範囲内で適宜決定することができるが、ここでは0.5nmとした。界面膜18の成膜は、Ar等の不活性のガス雰囲気中で行なわれ、この成膜前における第1の絶縁膜の表面は極力清浄であることが求められる。したがって、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も30分以下程度に限定した。第1の絶縁膜13を堆積後、同一真空中で界面膜18を堆積することが最も好ましい。
【0026】
続いて、熱処理を施して界面膜18を酸化する。この際の熱処理は、界面膜18と第1の絶縁膜13との界面まで酸化剤が達し、そこで十分反応が進行するような条件で行なうことが望まれる。例えば、800℃にて酸素を含有する雰囲気中であれば界面膜18は十分に酸化される。その結果、図8に示すように第2の絶縁膜14となり、積層構造のゲート絶縁膜が形成される。
【0027】
ゲート絶縁膜上には、半導体ゲート電極15となる多結晶シリコン膜を、Si2H6あるいはSiH4を含む雰囲気によるCVD法によって、図9に示すようにウエハ全面に堆積した。堆積前には、第2の絶縁膜14の表面を清浄に保つため、溶液処理は行なわず、クリーンルームの雰囲気にさらす時間も30分以下程度に限定することが望まれる。
【0028】
次に、CFxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜を異方性エッチングすることによって、図10に示すようにゲート電極15を形成した。第1の絶縁膜13および第2の絶縁膜14をフッ化水素酸水溶液によりエッチングして、図11に示すように加工した後、常法により図12に示す構造を作製した。すなわち、露出した基板11の素子領域にAsをイオン注入して、浅い不純物領域を形成した。この際の注入条件は、200eV 1×1015cm-2程度とした。次に、SiO2またはSiNをCVD法等により全面に堆積し、全面エッチングを繰り返すことによって、ゲート電極15側面に10nmの膜厚でゲート側壁23を残置した。
【0029】
ゲート側壁23およびゲート電極15をマスクとして用いて、基板11にAsを例えば10keV 1×1015cm-2によりの条件でイオン注入して、深い不純物領域を形成した。次いで、600℃以上で熱処理して不純物を活性化し、エクステンション層24およびソース/ドレイン領域25を形成した。不純物の活性化するためには、1000℃程度で10秒程度の短時間高温処理を施すことが好ましい。
【0030】
全面にNi膜を形成して400℃程度の熱処理を行なった後、硫酸と過酸化水素水との混合液体により未反応のNiをエッチングにより除去した。こうして、ソース/ドレイン領域25上にNiSi層26を形成し、図13に示すように、全面にシリコン酸化膜27をCVD法により堆積して、層間絶縁膜を形成する。
【0031】
図示していないが、その後は、常法により加工することにより、第一層配線までのMOS構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積する。全面CMPによりコンタクトホール内にTiNおよびWを埋め込んだ後、配線材料としてAl−Cu膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのMOS構造が得られる。
【0032】
(実施形態2)
図14および図15を参照して、本実施形態を説明する。前述の実施形態1と同様の手法により、図13に示した構造を作製しておく。
【0033】
図14に示すように全面にNi膜28を堆積し、400℃程度で熱処理を施して、多結晶シリコンとNiとを全て反応させてNiシリサイドを形成する。400℃程度の低温であるため、チャネル中のプロファイルやソース/ドレイン領域のプロファイルが変化することはない。多結晶シリコン中には、P、AsやSb,あるいはBを予め導入しておいてもよい。
反応後、硫酸と過酸化水素水との混合液を用いて未反応のNiを除去することによって、図15に示すようにNiSiゲート電極29が得られる。
【0034】
図示していないが、その後は、常法により加工することにより、第一層配線までのMOS構造が得られる。例えば、層間絶縁膜にコンタクトホールを開口し、バリアメタルとしてのTiNをCVDで堆積した後、全面にプラグ材料としてのWを堆積する。全面CMPによりコンタクトホール内にTiNおよびWを埋め込んだ後、配線材料としてAl−Cu膜を堆積し、フォトリソグラフィにより加工することによって、第一層配線までのMOS構造が得られる。
【0035】
上述した実施形態1,2は種々の変更が可能である。例えば、ソース/ドレイン領域25の上に形成されるシリサイド層としては、CoSi2またはTiSi2を用いることもでき、SiGeをゲート電極として用いてもよい。SiGeは、例えばSiH4またはSi2H6のガスに、Ge2H6などのGeを含有するガスを混入して形成することができる。ゲート電極として、シリサイドおよび/またはジャーマナイドを用いてもよい。シリサイドとしてはWSi2,NiSi,CoSi2,PtSi,およびMoSi2などが挙げられる。ジャーマナイドとしては、WGi2,NiGe,NiGe2,CoGe2,PtGe,およびMoGe2などが挙げられる。あるいは、ランタノイド系金属のシリサイド、ジャーマナイドを用いてゲート電極を形成してもよい。
【0036】
第1の絶縁膜13としては、HfO2、あるいはそれとアルミニウムの酸化物を用いることもでき、ZrO2あるいはそれとシリコンの酸化物の混合膜、Al2O3との混合物でもよい。TiO2あるいはそれとシリコンの酸化物の混合膜、Al2O3との混合物でもよい。La2O3に代表されるランタノイド系金属の酸化物、あるいはそれとSiO2との混合物でもよい。ランタノイド系金属の酸化物、あるいはそれとAl2O3との混合物でもよい。
【0037】
第1の絶縁膜13および第2の絶縁膜14の成膜には、MOCVDあるいはハライド系のCVD、アトミック層堆積法を用いてもよい。電極の活性化等の熱処理により膜の相分離や結晶化を生じて、リーク電流の増加を招いてしまうことから、こうした絶縁膜を窒化することが望ましく、例えば、NH3を含有する雰囲気でのCVDによって窒化することができる。あるいは、Nを含有する雰囲気、例えばHfの場合にはHf(N(C2H5)2)4を用いたCVDで行なうこともできる。
【0038】
金属酸化物中の金属を変更する場合には、その金属を含有するプリカーサとして窒素を含有したものを選択すればよい。また、プラズマにより活性化された窒素を雰囲気に含有させることもできる。あるいは、成膜後にNプラズマに曝してもよい。界面膜18は、純粋なSi膜である必要は必ずしもなく、SiN、SiOxNy、SiOxでもよい。あるいは金属、例えばHfを低濃度(19.8at.%未満)で含む膜を用いることもできる。
【0039】
界面膜18の堆積には、CVD法、あるいは蒸着法、あるいはゾルゲル法を用いることができる。この界面膜18は、NOあるいはN2O雰囲気で酸化してもよい。この際の温度は、好ましくは700℃以上1100℃以下である。チャネル部分の不純物のプロファイルを保全するために、900℃以上の高温では、短時間熱処理いわゆるRTA(Rapid Thermal Annealing)が望ましい。1200乃至1300℃のFLA(Flash Lamp Annealing)を用いることもできる。
【0040】
ソース/ドレイン領域25は、不純物ドープされたSiを堆積し、そこからの拡散により形成することも可能である。あるいは不純物ドープされたゲート側壁のSiO2やSiONからの拡散を用いてもよい。また、第2の絶縁膜14中における金属濃度は、一様である必要はない。例えば、第1の絶縁膜13中の金属濃度から減少してゲート電極界面で6.6at%以下になる勾配をもたせることも、本発明の範疇内である。
【0041】
(実施形態3)
図16は、本実施形態にかかる半導体装置の概略構成を示す断面図である。
【0042】
図示する半導体装置においては、第1の絶縁膜32、第2の絶縁膜33、および半導体ゲート電極34が、半導体基板31上に順次形成されている。第1の絶縁膜32は、絶縁性金属酸化物、金属シリケート、金属アルミネート、あるいは金属複合酸化物により構成することができる。
【0043】
以下に、組成の異なる2種類の窒素添加Hfシリケート膜(HfSiON膜)を、スパッタリング法により成膜して、第1の絶縁膜32および第2の絶縁膜33を含むゲート絶縁膜を形成する方法を説明する。
【0044】
半導体基板としてはp型Si(100)基板を用い、通常のSC2(HCl/H2O2/H2O)洗浄、およびHF処理を施した。これを純水により流水洗浄し、乾燥させた後、オフアクシススパッタリング装置内に載置した。ターゲットとしては、HfターゲットおよびSiターゲットの二つを、スパッタリング装置内に設置しておいた。Ar,O2、N2雰囲気中で、HfおよびSiをスパッタリングして下部HfSiON膜を成膜した。
【0045】
下部HfSiON膜中におけるHf/(Hf+Si)比は、80%程度であり、窒素の濃度は20原子%程度であることが、RBS(Rutherford Backscattering Spectrometry)測定により確認された。
【0046】
次いで、ターゲットに印加するパワーを変更する以外は同様の条件で、下部HfSiON膜上に上部HfSiON膜を成膜した。具体的には、Hfターゲットに印加する電力を低減し、Siターゲットに印加するパワーは高めて、形成される絶縁膜中のHfの含有量を少なくするようにした。RBS測定によりHf/(Hf+Si)比および窒素の濃度を測定した結果、Hf/(Hf+Si)比は0〜60%程度であり、窒素の濃度は15原子%程度であった。同一の真空中で連続して、組成の異なる2種類のHfSiON膜を堆積するので、これらの境界に有機物が侵入することはない。その結果、良好な界面を得つつ、上部HfSiON膜表面の酸化がなされることになる。
【0047】
上部HfSiON膜の上には、減圧CVD法により多結晶シリコン膜を300nm程度の膜厚で堆積し、所定の導電型とするために不純物をイオン注入した。不純物としてリンをイオン注入した場合は、n+型多結晶シリコン膜となり、ボロンをイオン注入した場合は、p+型多結晶シリコン膜となる。多結晶シリコン膜中の不純物は、1000℃程度で30秒間程度の熱処理を行なって活性化させた。
【0048】
最後に、マスクパターンを用いて、多結晶シリコン膜、上部HfSiON膜、下部HfSiON膜をドライエッチングにより加工して、図16に示すような半導体装置を得た。
【0049】
第1の絶縁膜32および第2の絶縁膜33を含むゲート絶縁膜は、HfO2膜、Hfアルミネート膜、HfYO膜などを用いて、同様の手法により形成することもできる。また、HfをZrあるいはランタノイド系元素に置き換えてもよい。
【0050】
第1の絶縁膜32および第2の絶縁膜33の成膜には、CVD法、蒸着法、MBE法、あるいはレーザーアブレーション法といった手法を用いてもよい。すでに説明したような理由から、こうした絶縁膜を窒化することが好ましく、同様の手法を採用することができる。
【0051】
本実施形態においても、ゲート電極34は、すでに実施形態1,2で説明したような材料に変更することができる。その他、実施形態1,2で可能な変更は、この実施形態3にも適用される。
【0052】
以上の実施形態1乃至3では、Si基板の上に直接形成したCMOS LSIを例に挙げて本発明を説明したが、こうした構造に限定されるものではない。SOI(Silicon ON Insulator)構造、基板に垂直方向に電流を間ガス縦型MOSのCMOS LSIや、Si柱の側面に電流を流す縦型MOSのCMOS LSIに適用することもできる。
【0053】
さらに、GeあるいはSiGe、ひずみSi、あるいはひずみGeを基板として用いた場合も、上述した方法により本発明の実施形態にかかる半導体装置を製造することができ、同様の効果が得られる。
【図面の簡単な説明】
【0054】
【図1】本発明の一実施形態にかかる半導体装置を表わす断面図。
【図2】本発明の一実施形態にかかる半導体装置の層構成の詳細を表わす断面図。
【図3】従来の半導体装置を表わす断面図。
【図4】P−MOSの閾値の界面部Hf濃度依存性を示す図。
【図5】実施形態1にかかる半導体装置の製造方法における工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】図12に続く工程を示す断面図。
【図14】実施形態2にかかる半導体装置の製造方法における工程を示す断面図。
【図15】図14に続く工程を示す断面図。
【図16】実施形態3にかかる半導体装置の製造方法における工程を示す断面図。
【符号の説明】
【0055】
10,20,30…半導体装置; 11,31…半導体基板; 12…素子分離領域
13,32…第1の絶縁膜; 14,33…第2の絶縁膜
15,34…半導体ゲート電極; 16…ゲート電極側界面
17…基板側界面; 18…界面膜; 21…高誘電体ゲート絶縁膜
23…ゲート側壁; 24…エクステンション層; 25…ソース/ドレイン領域
26…NiSi膜; 27…シリコン酸化膜; 28…Ni膜
29…NiSiゲート電極。
【特許請求の範囲】
【請求項1】
素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする半導体装置。
【請求項2】
前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が5atomic.%以下であることを特徴とする半導体装置。
【請求項3】
前記金属は、Hf、Zr、およびランタノイド系元素からなる群から選択される少なくとも1種であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第1の絶縁膜を形成する工程、
前記第1の絶縁膜上に、Siを含有し、金属濃度が19.8at.%未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が6.6at.%未満の第2の絶縁膜を前記第1の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース/ドレイン領域を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
前記界面膜は、Si膜であり、前記酸化は600℃以上の熱処理により行なうことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記界面膜は、金属をさらに含有し、前記酸化は室温以上で行なうことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項1】
素子領域を画定する素子分離領域が設けられた半導体基板と、
前記半導体基板の前記素子領域に離間して設けられたソース/ドレイン領域と、
前記半導体基板の前記素子領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ、半導体を含むゲート電極とを具備し、
前記ゲート絶縁膜は、金属および酸素を含有する第1の絶縁膜と、この第1の絶縁膜上に形成され、シリコンおよび酸素を含有する第2の絶縁膜とを含み、前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が6.6atomic.%未満であることを特徴とする半導体装置。
【請求項2】
前記第2の絶縁膜は、前記ゲート電極との界面における前記金属の含有量が5atomic.%以下であることを特徴とする半導体装置。
【請求項3】
前記金属は、Hf、Zr、およびランタノイド系元素からなる群から選択される少なくとも1種であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
素子領域を画定する素子分離領域が設けられた半導体基板上に、金属および酸素を含有する第1の絶縁膜を形成する工程、
前記第1の絶縁膜上に、Siを含有し、金属濃度が19.8at.%未満の界面膜を形成する工程、
前記界面膜を酸化して、表面の前記金属濃度が6.6at.%未満の第2の絶縁膜を前記第1の絶縁膜上に形成し、積層構造のゲート絶縁膜を得る工程、
前記ゲート絶縁膜上に、半導体を含むゲート電極を形成する工程、および
前記ゲート絶縁膜および前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース/ドレイン領域を形成する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項5】
前記界面膜は、Si膜であり、前記酸化は600℃以上の熱処理により行なうことを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記界面膜は、金属をさらに含有し、前記酸化は室温以上で行なうことを特徴とする請求項4に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
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【図11】
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【図13】
【図14】
【図15】
【図16】
【公開番号】特開2006−12900(P2006−12900A)
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願番号】特願2004−183801(P2004−183801)
【出願日】平成16年6月22日(2004.6.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年1月12日(2006.1.12)
【国際特許分類】
【出願日】平成16年6月22日(2004.6.22)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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