等方性エッチングプロセスを使ったショットキーバリアＭＯＳＦＥＴ製造方法
【課題】電流の流れを調整するトランジスタデバイスの組立て方法において、更なる駆動電流を可能にし、デバイスの動作を最適化するプロセスを提供すること。
【解決手段】本発明の一実施形態における方法は、チャンネル領域に対するショットキーバリア接合位置のより良い制御を与えるために、メタルソースドレイン接触の形成に先行して等方性エッチングプロセスを利用する。このショットキーバリア１０接合の配置の制御性からの改善により、更なる駆動電流を可能にし、デバイスの動作を最適化する。
【解決手段】本発明の一実施形態における方法は、チャンネル領域に対するショットキーバリア接合位置のより良い制御を与えるために、メタルソースドレイン接触の形成に先行して等方性エッチングプロセスを利用する。このショットキーバリア１０接合の配置の制御性からの改善により、更なる駆動電流を可能にし、デバイスの動作を最適化する。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願との相互参照）
本願は、ここに参照によって完全な形で組み込まれた、２００３年１０月３日出願の米国特許仮出願番号６０／５０９，１４２の利益及び優先権を主張するものである。
【０００２】
本発明は、電流のフローを調節するための半導体デバイスに関し、特に、集積回路（「ＩＣ」）に関連してこれらデバイスの製造に関する。さらには、本発明は、チャネル領域に対してショットキー又はショットキーの様な接触を形成する金属ソース及び／又はドレインを有する、電流のフローを調節するためのトランジスタに関する。
【背景技術】
【０００３】
当業界におけるトランジスタの一類型は、ショットキーバリア金属酸化膜半導体電界効果トランジスタ（「ショットキーバリアＭＯＳＦＥＴ」又は「ＳＢ−ＭＯＳ」）である。図１に示したように、ＳＢ−ＭＯＳデバイス１００は、半導体基板１１０を含んでいるが、その中には、ソース電極１２０及びドレイン電極１２５が形成され、チャネル不純物（channel dopant）を有するチャネル領域１４０によって分離されている。このチャネル領域１４０は、基板１１０の電流搬送領域である。本発明の目的のために、半導体基板１１０のチャネル領域１４０は、縦に、絶縁体ゲート１５０より下方に向かって、ソース１２０の下端及びドレイン１２５の下端とほぼ一致する（直線になる）境界まで伸びている。チャネル不純物は、典型的には最小の不純物濃度１１５を有しており、典型的にはソース１２０及びドレイン１２５の下方、したがって、チャネル領域１４０の外側にある。
【０００４】
ＳＢ−ＭＯＳデバイスでは、ソース１２０又はドレイン１２５の接触の少なくとも一つが、部分的又は全体的にケイ化物（silicide）で構成される。ソース１２０又はドレイン１２５の接触の少なくとも一つが金属の部分で構成されているので、これらは、基板１１０及びチャネル領域１４０とのショットキー又はショットキーの様な接触を形成する。ここで、ショットキー接触とは、金属及び半導体の間の密接な接触により形成される接触として定義されるもので、ショットキーの様な（Schottky-like）接触とは、半導体及び金属のごく間近な接近によって形成される接触として定義されるものである。ショットキー接触又はショットキーの様な接触又は接合１３０、１３５は、金属ケイ化物からソース１２０又はドレイン１２５が形成されることによって与えられる。チャネル長は、チャネル領域１４０を横方向に横断するソース１２０接触からドレイン１２５接触までの距離として定義される。
【０００５】
ショットキー又はショットキーの様な接触又は接合１３０，１３５は、ソース１２０及びドレイン１２５接触の間に形成された、チャネル領域１４０に近接した領域に配置される。絶縁層１５０は、チャネル領域１４０の上に配置される。この絶縁層１５０は、二酸化ケイ素（silicon dioxide）のような材料で構成される。チャネル領域１４０は、絶縁層１５０から縦に、ソース１２０及びドレイン１２５電極の下まで伸びている。ゲート電極１６０は、絶縁層１５０の上に配置され、薄い絶縁層１７０がこのゲート電極１６０を取り囲んでいる。この薄い絶縁層１７０は、スペーサとしても知られている。ゲート電極１６０は、ポリシリコンが添加されていてもよい。ソース１２０及びドレイン１２５電極は、スペーサ１７０及びゲート電極１６０の下を横方向に伸びてもよい。酸化物領域１９０は、お互い電気的に隔離されたデバイスである。典型的なショットキーバリアデバイスは、Ｓｐｉｎｎａｋｅｒの米国特許６，３０３，４７９号に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
産業界では、改善された性能、製造工業性、そして、コストの利点を伴ったＳＢ−ＭＯＳデバイスを供給するためのＳＢ‐ＭＯＳ製造方法が必要とされている。
【課題を解決するための手段】
【０００７】
一つの局面において、本発明は、ショットキーバリアＭＯＳＦＥＴ（「ＳＢ−ＭＯＳ」）デバイスの製造方法を与え、ここではソース及びドレイン接触区域の少なくとも一つが金属で構成され、この金属ソース及び／又はドレイン区域は製造的に制御される。本発明の他の局面においては、金属ソース及び／又はドレイン区域の配置は、部分的な等方性エッチングによって制御される。
【０００８】
複数の実施形態が開示される一方で、本発明の実施形態を説明的に開示し記述した以下の詳細な記述から、当業者にとって本発明の他の実施形態は、なお明らかである。また、本発明は、多くの明白な局面において、本発明の趣旨及び範囲を越えない範囲で修正可能であることが理解できるであろう。したがって、図面及び詳細な記述は、制限的なものではなく、自然界における例示的なものとして考慮されるべきである。
【発明を実施するための最良の形態】
【０００９】
一般的に、本発明はＳＢ‐ＭＯＳデバイスの製造方法を与える。本発明の一実施形態において、ＳＢ−ＭＯＳデバイスの製造方法は、半導体基板を与えること及びこの半導体基板とチャネル領域とを添加することを含む。本発明は、さらに、半導体基板との接触において電気的な絶縁層を与えることを含む。本発明は、さらに、この絶縁層上にゲート電極を与え、このゲート電極の周囲に薄い絶縁層を与え、このゲート電極に隣接した一又はそれ以上の領域上の基体を露出することを含む。本方法は、さらに、部分的な等方性エッチングを使ってこのゲート電極に隣接する露出領域にエッチングすることを含む。本発明は、さらに、金属薄膜を蒸着（depositing）し露出基板と反応させて、基板上に金属ケイ化物を形成することを含む。本発明は、さらに、未反応金属を除去することを含む。
【００１０】
本発明の利点の一つは、金属のソース及びドレイン電極が、寄生的な直列抵抗（〜１０Ω‐μｍ）及び接触抵抗（１０-8Ω‐ｃｍ2以下）を有意に低減させることである。ショットキー接触での固有のショットキーバリアは、オフ状態漏れ電流（off-state leakage current）の上位制御を与える。このデバイスは、実質的に寄生的なバイポーラ作用（bipolar action）を除去し、ラッチアップ、スナップバック効果、メモリ及びロジックにおけるマルチセルのソフトエラー、に対する絶対的な安全性をもたらす。バイポーラ作用の除去は、単一事象の反転、単一セルのソフトエラーといった、寄生的なバイポーラ作用に関連する他の有害な効果の発生をも減少させる。本発明のデバイスは、簡単に製造でき、ソース／ドレイン形成のための２つのより少ないマスクを要求するだけであり、薄い拡張（shallow extension）又は深いソース／ドレイン注入を要せず、低温のソース／ドレイン形成工程である。低温処理によって、高いＫの絶縁体ゲート、ひずみシリコン及び金属ゲートといった、新しく、潜在的に決定的な材料の集積が容易になる。
【００１１】
図２に、トランジスタを互いに電気的に隔離するための手段を有するシリコン基板２１０を示す。ここでの議論を通して、ＳＢ−ＭＯＳデバイスがその上に形成される半導体基板に言及した例をいくつか与える。本発明は、半導体基板をいずれの特定類型にも限定しない。当業者であれば、例えば、シリコン、シリコンゲルマニウム、ガリウムヒ化物、インジウムリン化物、ひずみ半導体基板、シリコン・オン・インシュレータ（ＳＯＩ）を含む、多くの半導体基板をＳＢ−ＭＯＳデバイスのために使用できることを、容易に理解できるであろう。これらの基板材料及び他の半導体基板のいずれを使用してもよく、その場合も本発明の教示範囲内である。
【００１２】
図２に示したように、薄い遮蔽酸化物（thin screen oxide）２２０が、注入マスクとして作用するように基板２１０上で成長している。一実施形態において、この酸化物は、略２００Åの厚みに成長する。そして、適当なチャネル不純物の種２３０が、遮蔽酸化物を通してイオン注入され、このとき、最大添加濃度２４０がシリコン中の予め定められた深さＤ１（２５０）に与えられるように注入される。一実施形態において、このチャネル不純物の種は、Ｐ形デバイスのためのヒ素及びＮ形デバイスのためのインジウムである。しかし、Ｐ形又はＮ形デバイスのためのトランジスタで一般的に使用される他のいずれかの適当なチャネル不純物が、本発明の原則に従って使用され得るものと評価される。他の実施形態において、チャネル不純物濃度の水準は、縦方向には有意に変化するが横方向には一般的に一定である。さらなる実施形態において、不純物濃度の最大値である深さＤ１（２５０）は、略２０〜２００ｎｍである。
【００１３】
図３に示したように、遮蔽酸化物は、化学的エッチングにおいて除去され、シリコン酸化物のような薄い絶縁体ゲート３１０を成長させる。一実施形態において、遮蔽酸化物エッチングはフッ化水素酸を含む。しかしながら、ウェット及びドライエッチングの両方を含む酸化物エッチングに一般に使用される他のいずれかの適当な化学物質が、本発明の原則に従って使用され得る。他の実施形態において、薄い絶縁体ゲートは略６〜５０Åの厚みのシリコン酸化物を含む。さらなる実施形態において、高い誘電率（高いＫ）を有する材料が与えられる。高いＫを有する材料の例としては、例えば窒化された二酸化ケイ素を含む二酸化ケイ素（silicon dioxide）、窒化ケイ素（silicon nitride）、ＴｉＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、Ｔａ2Ｏ5、ＷＯ3、Ｙ2Ｏ3、ＬａＡｌＯ3等の金属酸化物、の誘電率よりも大きな誘電率を有する材料が挙げられる。絶縁体ゲートの成長は、その場所で添加されたシリコン膜の供給によって直ちに追従される。その膜は、例えば、Ｎ系デバイスのためのリン、Ｐ形デバイスのためのボロンが多量に添加されている。石版印刷技術（lithographic technique）及びシリコンエッチングの使用により、ゲート電極３２０は、図３に説明された処理動作３００に示されたようなパターニングが施される。一実施形態において、次に続くゲート電極パターニング及び追加のチャネル不純物が与えられて、チャネル不純物濃度水準は、縦及び横方向の両方において有意に変化するようになる。
【００１４】
図４に示したように、薄い絶縁体は、シリコンゲート電極３２０の上部表面４２５及び側壁４１０に与えられる。一実施形態において、薄い絶縁体は、熱によって成長した酸化物であり、略５０〜５００Åの厚みである。他の実施形態において、熱により成長した薄い酸化物は、０．０〜６０秒の休止時間に９００〜１２００℃の最高温度を有する、急速な熱酸化（ＲＴＯ）処理によって与えられる。当業者であれば、蒸着（deposition）のような薄い絶縁層を与えるための多くの製造方法が存在することを容易に理解できるであろう。また、当業者であれば、窒化物のような他の材料も薄い絶縁体に使用できること、絶縁層は、多数の絶縁材料を含んでもよいこと、を容易に理解できるであろう。そして、異方性エッチングが水平表面上の絶縁層を取り除くために使用され（このようにして、シリコン４２０及び４２５を露出する）、それによって、垂直表面上の絶縁層を維持している間、水平表面が露出する。このようにして、側壁の絶縁体４１０が形成される。シリコン基板上のこの薄い絶縁層の中の開口（opening）がゲート電極３２０と隣接するように、ゲート電極３２０及び側壁絶縁体４１０が異方性エッチングに対するマスクとして機能するものと当業者に評価されるであろう。この実施形態において、この薄い絶縁体は略５０〜５００Åであり、この薄い絶縁層の開口はゲート電極３２０に隣接し、ゲート電極３２０より略５０〜５００Å離れた横方向の距離内に配置される。典型的な一実施例において、シリコン表面４２０には、絶縁体ゲートの下部より下方に、略１ｎｍ〜略５ｎｍの深さＤ２（４３０）なる凹所が設けられている。この実施形態において、ＲＴＯ処理は側壁の絶縁体を与えるために使用され、デバイスのゲート電極中及びチャネル領域中の双方の不純物は、図４に説明した工程動作４００に示したように、側壁絶縁体の形成と同時に電気的に活性化される。
【００１５】
図５に示したように、第二のエッチング処理動作により、半導体基板を横方向及び縦方向にエッチングする。このエッチングは、部分的な等方性エッチングとして知られているものである。一実施形態において、縦方向エッチング速度の少なくとも１０％の横方向エッチング速度を有する部分的な等方性エッチングが使用される。他の実施形態においては、横方向エッチング速度の少なくとも１０％の縦方向エッチング速度を有する部分的な等方性エッチングが使用される。第二のエッチングの深さは、Ｄ３（５１０）である。横方向エッチングは、半導体基板５２０の露出した縦方向の側壁、横方向には側壁の酸化物４１０の端から電極ゲート３２０の下の位置までのＬ１（５３０）の距離、を置き換える。エッチングは、部分的な等方性なので、Ｌ１はＤ３の１０倍よりも少ないか又は等しく、あるいは、Ｄ３がＬ１の１０倍よりも少ないか又は等しい。さらに他の実施形態においては、縦方向のエッチング速度に略等しい横方向のエッチング速度を有するエッチングが使用される。この実施例では、Ｄ３が略Ｌ１に等しくなるであろう。さらに他の実施形態において、部分的な等方性エッチングは、ＳＦ6ドライエッチング、ＨＦ：ＨＮＯ3ウェットエッチング、半導体材料をエッチングする目的のために一般に使用される何れかのウエット又はドライエッチング、の何れか又はそれらの組み合わせによって与えられる。
【００１６】
図６に示したように、次の動作では、すべての露出した表面上を覆う膜として適当な金属を蒸着して取り囲む。蒸着は、スパッタリング若しくは蒸発処理のいずれかによって与えられてもよいし、または、もっと一般的な薄膜形成処理の何れかによって与えられてもよい。一実施形態において、基板は、金属蒸着の間熱せられて、絶縁体ゲートの下の露出したシリコン表面５２０に衝突する金属原子の拡散を促進する。一実施形態において、この金属は略２５０Åの厚みであるが、より一般には、略５０〜１０００Åの厚みである。ここでの議論を通して、ＩＣ製造に関するショットキー及びショットキーの様な障壁及び接触に言及する、いくつかの例示が与えられるであろう。本発明は、本発明の範囲の影響下で、どのタイプのショットキーインタフェースが使用され得るのかについての何れの限定も確認するものではない。このように、本発明は、電導性材料又は合金のいずれかの形態に生成されるための、接触のこれらのタイプを具体的に予想するのである。例えば、Ｐ形デバイスでは、金属ソース及びドレイン６１０、６２０は、白金シリサイド、パラジウムケイ素化合物、イリジウムケイ素化合物の何れか一つ又はこれらの組み合わせから形成され得る。Ｎ形デバイスでは、金属ソース及びドレイン６１０、６２０は、例えばエルビウムケイ素化合物、ジスプロシウムケイ素化合物またはイッテルビウムケイ素化合物又はこれらの組み合わせ、といった希土類ケイ素化合物（Rare Earth Silicides）から構成されるグループの材料から形成され得る。チタン、コバルトなどといった、トランジスタレベルで一般に使用される適当な他の金属の何れかが、余りあるより新種の金属及び他の合金と同様に使用できるものと評価できる。他の実施例において、ケイ化物のソース／ドレインは、多くの金属ケイ素化合物の層から構成されてもよく、この場合、他の典型的なケイ化物、例えばチタンケイ素化合物やタングステンケイ素化合物、が使用されてもよい。
【００１７】
そして、ウェーハは、特定の時間、特定の温度でアニーリングされ、そうして、金属がシリコンと直接接触している全ての場所で化学反応が起こり、金属が金属ケイ素化合物６１０、６２０、６３０に転化される。一実施形態において、例えばウェーハは、約４００℃で約４５分間アニーリングされ、より一般的には、略３００〜７００℃で略１〜１２０分間アニーリングされる。側壁ゲートスペーサ４１０のような非シリコン表面と直接接触している金属は、未反応のまま残留し、それによっては影響されない。
【００１８】
そして、接触されていない金属ケイ素化合物を残す一方で、化学的なウェットエッチングにより、未反応の金属が取り除かれる。一実施形態において、白金を取り除くために王水が使用され、エルビウムを取り除くためにＨＮＯ3が使用される。他の適切なエッチング用化学物質のいずれかが白金やエルビウムのエッチングを目的として一般に使用され、或いは、ショットキー又はショットキーの様な接触を形成するために使用される他の適切な金属システムのいずれかが本発明の範囲内で使用できるものと評価される。チャネル注入された、ショートチャネルＳＢ−ＭＯＳデバイスは、ここに完成し、図６に説明した処理動作６００において示したように、ゲート３２０、ソース６１０、ドレイン６２０との電気的接触のための準備が整ったことになる。
【００１９】
この典型的な処理の結果として、ショットキー又はショットキーの様な接触がチャネル領域５４０及び基板２１０のそれぞれに対して形成され、ここでは、ショットキー接触が、部分的な等方性エッチング処理によって制御された位置に配置される。一実施形態において、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０が、スペーサ４１０の下方に横方向に配置され、ゲート電極６４０の両側の端に対して位置調整される。他の実施形態においては、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０は、スペーサ４１０の下方に横方向であってゲート電極３２０の下方に部分的にかかるように配置される。さらに他の実施形態において、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０と、ゲート電極６４０の両側の端との間に間隙が形成される。
【００２０】
伝統的なショットキー接触が急激であるにも関わらず、本発明は、いくつかの状況下で、界面層がシリコン基板及び金属の間で利用されるということを具体的に予想する。これら界面層は極薄であり、略１０ｎｍ又はそれ以下の厚みを有する。それゆえ、本発明は、本発明の実施において有益な、ショットキーの様な接触及びその均等物を具体的に予測する。さらに、この界面層には、導電性の、半導電性の、及び／又は、絶縁体のような特性をもった材料が含まれる。例えば、数ある中でも、酸化物又は窒化物絶縁体の極薄の界面層を使用してもよいし、不純物分離技術により形成された極薄の不純物層を使用してもよいし、或いは、ゲルマニウムのような半導体の極薄の界面層をショットキーの様な接触を形成するために使用してもよい。
【００２１】
ＳＢ−ＭＯＳデバイスの重要な性能特性の一つはドライブ電流（Ｉd）であり、これは、印加されたソース電圧（Ｖs）が接地されゲート電圧（Ｖg）及びドレイン電圧（Ｖd）が供給電圧（Ｖdd）でバイアスされたときの、ソースからドレインへの電流である。ＳＢ−ＭＯＳデバイスの他の重要な特性は、総合ゲート静電容量（Ｃg）であり、これは、絶縁体ゲート３１０、周縁領域（fringing field）の静電容量、重複静電容量といった、多くの静電容量によって決定されるものである。ドライブ電流及び総合ゲート静電容量は、回路の性能を決める二つの決定的なパラメータである。例えば、トランジスタスケールの切替え速度をＩd／Ｃgとして、より高いドライブ電流デバイスとより低い総合ゲート静電容量デバイスとをより高速に切替えるようにすると、その結果、より高性能な集積回路がもたらされることになる。ＳＢ−ＭＯＳデバイスのドライブ電流及び総合ゲート静電容量に作用し得る変数は多く存在する。例えば、図６に示したように、ゲート電極６４０の端との関係における、ショットキー又はショットキーの様な接触５２０の横方向の位置もこれに含まれる。
【００２２】
ＳＢ−ＭＯＳデバイスにおいて、ショットキーバリアを貫くチャネルへのトンネル電流密度（ＪSB）によって一般的に決定されるドライブ電流は、ソース及びチャネル領域の接触面に位置するゲート誘導電界（gate induced electric field）（ＥS）によって強く制御される。ゲート（Ｖg）に印加される電圧が増加すると、ＥSもまた増加する。Ｅsの増加は、ＪSBが等式（１）に略従って増加するようにショットキーバリアを修正する。ここで、ＪSBはＥSに対して指数的に感応し、Ａ及びＢは定数であり、ＪSB及びＥSの単位は、それぞれ（Ａ／ｃｍ2）及び（Ｖ／Ｍ）である。
【００２３】
Ｖgに加えて、ＥSもまた、ゲート電極６４０の端に隣接するショットキーバリアチャネル領域インタフェース５２０による強い影響を受ける。インタフェース５２０がゲート電極３２０の下に位置していないときは、ＥS及び、それゆえ、ＪSBとＩdも実質的に減少し、そのインタフェース（境界面）がゲート電極６４０の端から横方向にさらに遠ざかるにつれて、減少し続ける。したがって、本発明は、部分的な等方性エッチングを使用することにより、ゲート電極に関して正確に制御されるショットキー又はショットキーの様なソース及びドレイン領域の配置を可能にする、ＳＢ−ＭＯＳデバイスの製造方法を与える。本発明の処理は、電界ＥS及びドライブ電流Ｉdを最大化し、デバイス性能を最適化する手段を与える。
【００２４】
総合ゲート静電容量Ｃgに関し、ゲート電極６４０の端との関係でのインタフェース５２０の最適位置は、デバイス設計及び性能要求の関数となる。特に、インタフェース５２０とゲート電極６４０の端との間の距離が大きくなるにつれて、総合ゲート静電容量Ｃgは小さくなるであろう。同時に、一方では、すでに述べたようにドライブ電流Ｉdは減少するであろう。性能の最適化のためには、ドライブ電流Ｉd及び総合ゲート静電容量Ｃgのトレードオフが必要であり、これは本発明の教示によって、より制御的に与えられる。例えば、本発明における部分的な等方性エッチングを使用することにより、ゲート電極６４０の端との関係でのインタフェース５２０の位置は、ゲート静電容量Ｃg及びドライブ電流Ｉdのトレードオフが最適化されるように与えられる。
【００２５】
本発明の技術を使用することにより、これに制限されるものではないが、次の利点が生じる。第一に、部分的な等方性エッチング動作は、ゲート電極の下のショットキー又はショットキーの様な接触配置の正確な位置についての、付加的な製造制御を与える。結果のショットキー又はショットキーの様な接触位置は、それゆえ、ゲート電極下の横方向の位置に制御的に配置されて、ドライブ電流を最大化し、総合ゲート静電容量を最小化し、デバイス動作を最適化する。第二の利益は、ゲート電極の下のエッチングにより、有効チャネル長が減少することである。より短いチャネル長がドライブ電流をさらに改善するものと評価される。
【００２６】
本発明は、特にチャネル長の範囲が１００ｎｍ以下の、ショートチャネル長ＭＯＳＦＥＴの製造場面での使用にとりわけ適している。しかしながら、本発明において教示した事項は、これらショートチャネル長デバイスに対する本発明の教示の適用を何ら制限するものではない。何れの寸法のチャネル長であっても、本発明の教示の有利な効果がもたらされる。
【００２７】
本発明を、好適な実施形態に関して記述してきたが、当業者であれば、本発明の趣旨及び範囲を逸脱しない限り、形態及び細部の変更が可能であるということが理解できるであろう。本発明は、いくつかのチャネルの何れか、基板、良好に注入されたプロファイルとともに使用され得る。本発明は、ＳＯＩ基板、ひずみシリコン基板、ＳｉＧｅ基板、ＦｉｎＦＥＴ技術、高いＫを有する絶縁体ゲート、金属ゲートを使用するかどうかに関わらず、金属ソースドレイン技術の使用の何れにも応用できる。このリストは限定ではない。金属ソース−ドレイン接触を使用する電流のフロー調節のためのデバイスであれば、いずれもここで述べた利点をもたらすであろう。
【００２８】
本発明は、特にＳＢ−ＭＯＳ半導体デバイスとの使用に適しているが、他の半導体デバイスに適用してもよい。このように、本明細書ではＳＢ−ＭＯＳデバイスと共に使用するための製造処理について言及したが、この用語は、二又はそれ以上の電気的接触を持ち、これら電気的接触のうち少なくとも一つはショットキー又はショットキーの様な接触であるような、導電性チャネルを有する電流のフローを調節するためのいずれのデバイスをも含めて広く解されるべきである。
【図面の簡単な説明】
【００２９】
【図１】現行のショットキーバリア金属酸化膜半導体電界効果トランジスタ（「ショットキーバリアＭＯＳＦＥＴ」又は「ＳＢ−ＭＯＳ」）の断面図。
【図２】半導体基板の注入を使用した本発明の工程の例示的な実施形態。
【図３】薄い絶縁体ゲート上にパターニングされたシリコン膜を使用した本発明の工程の例示的な実施形態。
【図４】薄い絶縁体側壁の形成、及び、ゲート、ソース、ドレイン領域のシリコン露出を使用した本発明の工程の例示的な実施形態。
【図５】部分的な等方性エッチングを使用した本発明の工程の例示的な実施形態。
【図６】金属蒸着、ケイ化物アニーリング（silicidation anneal）、未反応金属の除去を使用した本発明の工程の例示的な実施形態。
【符号の説明】
【００３０】
１００ ＳＢ−ＭＯＳデバイス
１１０ 半導体基板
１２０ ソース電極
１２５ ドレイン電極
１４０ チャネル領域
１５０ 絶縁体ゲート
２１０ シリコン基板
２２０ 遮蔽酸化物
３１０ 絶縁体ゲート
３２０ ゲート電極
【技術分野】
【０００１】
（関連出願との相互参照）
本願は、ここに参照によって完全な形で組み込まれた、２００３年１０月３日出願の米国特許仮出願番号６０／５０９，１４２の利益及び優先権を主張するものである。
【０００２】
本発明は、電流のフローを調節するための半導体デバイスに関し、特に、集積回路（「ＩＣ」）に関連してこれらデバイスの製造に関する。さらには、本発明は、チャネル領域に対してショットキー又はショットキーの様な接触を形成する金属ソース及び／又はドレインを有する、電流のフローを調節するためのトランジスタに関する。
【背景技術】
【０００３】
当業界におけるトランジスタの一類型は、ショットキーバリア金属酸化膜半導体電界効果トランジスタ（「ショットキーバリアＭＯＳＦＥＴ」又は「ＳＢ−ＭＯＳ」）である。図１に示したように、ＳＢ−ＭＯＳデバイス１００は、半導体基板１１０を含んでいるが、その中には、ソース電極１２０及びドレイン電極１２５が形成され、チャネル不純物（channel dopant）を有するチャネル領域１４０によって分離されている。このチャネル領域１４０は、基板１１０の電流搬送領域である。本発明の目的のために、半導体基板１１０のチャネル領域１４０は、縦に、絶縁体ゲート１５０より下方に向かって、ソース１２０の下端及びドレイン１２５の下端とほぼ一致する（直線になる）境界まで伸びている。チャネル不純物は、典型的には最小の不純物濃度１１５を有しており、典型的にはソース１２０及びドレイン１２５の下方、したがって、チャネル領域１４０の外側にある。
【０００４】
ＳＢ−ＭＯＳデバイスでは、ソース１２０又はドレイン１２５の接触の少なくとも一つが、部分的又は全体的にケイ化物（silicide）で構成される。ソース１２０又はドレイン１２５の接触の少なくとも一つが金属の部分で構成されているので、これらは、基板１１０及びチャネル領域１４０とのショットキー又はショットキーの様な接触を形成する。ここで、ショットキー接触とは、金属及び半導体の間の密接な接触により形成される接触として定義されるもので、ショットキーの様な（Schottky-like）接触とは、半導体及び金属のごく間近な接近によって形成される接触として定義されるものである。ショットキー接触又はショットキーの様な接触又は接合１３０、１３５は、金属ケイ化物からソース１２０又はドレイン１２５が形成されることによって与えられる。チャネル長は、チャネル領域１４０を横方向に横断するソース１２０接触からドレイン１２５接触までの距離として定義される。
【０００５】
ショットキー又はショットキーの様な接触又は接合１３０，１３５は、ソース１２０及びドレイン１２５接触の間に形成された、チャネル領域１４０に近接した領域に配置される。絶縁層１５０は、チャネル領域１４０の上に配置される。この絶縁層１５０は、二酸化ケイ素（silicon dioxide）のような材料で構成される。チャネル領域１４０は、絶縁層１５０から縦に、ソース１２０及びドレイン１２５電極の下まで伸びている。ゲート電極１６０は、絶縁層１５０の上に配置され、薄い絶縁層１７０がこのゲート電極１６０を取り囲んでいる。この薄い絶縁層１７０は、スペーサとしても知られている。ゲート電極１６０は、ポリシリコンが添加されていてもよい。ソース１２０及びドレイン１２５電極は、スペーサ１７０及びゲート電極１６０の下を横方向に伸びてもよい。酸化物領域１９０は、お互い電気的に隔離されたデバイスである。典型的なショットキーバリアデバイスは、Ｓｐｉｎｎａｋｅｒの米国特許６，３０３，４７９号に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
産業界では、改善された性能、製造工業性、そして、コストの利点を伴ったＳＢ−ＭＯＳデバイスを供給するためのＳＢ‐ＭＯＳ製造方法が必要とされている。
【課題を解決するための手段】
【０００７】
一つの局面において、本発明は、ショットキーバリアＭＯＳＦＥＴ（「ＳＢ−ＭＯＳ」）デバイスの製造方法を与え、ここではソース及びドレイン接触区域の少なくとも一つが金属で構成され、この金属ソース及び／又はドレイン区域は製造的に制御される。本発明の他の局面においては、金属ソース及び／又はドレイン区域の配置は、部分的な等方性エッチングによって制御される。
【０００８】
複数の実施形態が開示される一方で、本発明の実施形態を説明的に開示し記述した以下の詳細な記述から、当業者にとって本発明の他の実施形態は、なお明らかである。また、本発明は、多くの明白な局面において、本発明の趣旨及び範囲を越えない範囲で修正可能であることが理解できるであろう。したがって、図面及び詳細な記述は、制限的なものではなく、自然界における例示的なものとして考慮されるべきである。
【発明を実施するための最良の形態】
【０００９】
一般的に、本発明はＳＢ‐ＭＯＳデバイスの製造方法を与える。本発明の一実施形態において、ＳＢ−ＭＯＳデバイスの製造方法は、半導体基板を与えること及びこの半導体基板とチャネル領域とを添加することを含む。本発明は、さらに、半導体基板との接触において電気的な絶縁層を与えることを含む。本発明は、さらに、この絶縁層上にゲート電極を与え、このゲート電極の周囲に薄い絶縁層を与え、このゲート電極に隣接した一又はそれ以上の領域上の基体を露出することを含む。本方法は、さらに、部分的な等方性エッチングを使ってこのゲート電極に隣接する露出領域にエッチングすることを含む。本発明は、さらに、金属薄膜を蒸着（depositing）し露出基板と反応させて、基板上に金属ケイ化物を形成することを含む。本発明は、さらに、未反応金属を除去することを含む。
【００１０】
本発明の利点の一つは、金属のソース及びドレイン電極が、寄生的な直列抵抗（〜１０Ω‐μｍ）及び接触抵抗（１０-8Ω‐ｃｍ2以下）を有意に低減させることである。ショットキー接触での固有のショットキーバリアは、オフ状態漏れ電流（off-state leakage current）の上位制御を与える。このデバイスは、実質的に寄生的なバイポーラ作用（bipolar action）を除去し、ラッチアップ、スナップバック効果、メモリ及びロジックにおけるマルチセルのソフトエラー、に対する絶対的な安全性をもたらす。バイポーラ作用の除去は、単一事象の反転、単一セルのソフトエラーといった、寄生的なバイポーラ作用に関連する他の有害な効果の発生をも減少させる。本発明のデバイスは、簡単に製造でき、ソース／ドレイン形成のための２つのより少ないマスクを要求するだけであり、薄い拡張（shallow extension）又は深いソース／ドレイン注入を要せず、低温のソース／ドレイン形成工程である。低温処理によって、高いＫの絶縁体ゲート、ひずみシリコン及び金属ゲートといった、新しく、潜在的に決定的な材料の集積が容易になる。
【００１１】
図２に、トランジスタを互いに電気的に隔離するための手段を有するシリコン基板２１０を示す。ここでの議論を通して、ＳＢ−ＭＯＳデバイスがその上に形成される半導体基板に言及した例をいくつか与える。本発明は、半導体基板をいずれの特定類型にも限定しない。当業者であれば、例えば、シリコン、シリコンゲルマニウム、ガリウムヒ化物、インジウムリン化物、ひずみ半導体基板、シリコン・オン・インシュレータ（ＳＯＩ）を含む、多くの半導体基板をＳＢ−ＭＯＳデバイスのために使用できることを、容易に理解できるであろう。これらの基板材料及び他の半導体基板のいずれを使用してもよく、その場合も本発明の教示範囲内である。
【００１２】
図２に示したように、薄い遮蔽酸化物（thin screen oxide）２２０が、注入マスクとして作用するように基板２１０上で成長している。一実施形態において、この酸化物は、略２００Åの厚みに成長する。そして、適当なチャネル不純物の種２３０が、遮蔽酸化物を通してイオン注入され、このとき、最大添加濃度２４０がシリコン中の予め定められた深さＤ１（２５０）に与えられるように注入される。一実施形態において、このチャネル不純物の種は、Ｐ形デバイスのためのヒ素及びＮ形デバイスのためのインジウムである。しかし、Ｐ形又はＮ形デバイスのためのトランジスタで一般的に使用される他のいずれかの適当なチャネル不純物が、本発明の原則に従って使用され得るものと評価される。他の実施形態において、チャネル不純物濃度の水準は、縦方向には有意に変化するが横方向には一般的に一定である。さらなる実施形態において、不純物濃度の最大値である深さＤ１（２５０）は、略２０〜２００ｎｍである。
【００１３】
図３に示したように、遮蔽酸化物は、化学的エッチングにおいて除去され、シリコン酸化物のような薄い絶縁体ゲート３１０を成長させる。一実施形態において、遮蔽酸化物エッチングはフッ化水素酸を含む。しかしながら、ウェット及びドライエッチングの両方を含む酸化物エッチングに一般に使用される他のいずれかの適当な化学物質が、本発明の原則に従って使用され得る。他の実施形態において、薄い絶縁体ゲートは略６〜５０Åの厚みのシリコン酸化物を含む。さらなる実施形態において、高い誘電率（高いＫ）を有する材料が与えられる。高いＫを有する材料の例としては、例えば窒化された二酸化ケイ素を含む二酸化ケイ素（silicon dioxide）、窒化ケイ素（silicon nitride）、ＴｉＯ2、Ａｌ2Ｏ3、Ｌａ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＣｅＯ2、Ｔａ2Ｏ5、ＷＯ3、Ｙ2Ｏ3、ＬａＡｌＯ3等の金属酸化物、の誘電率よりも大きな誘電率を有する材料が挙げられる。絶縁体ゲートの成長は、その場所で添加されたシリコン膜の供給によって直ちに追従される。その膜は、例えば、Ｎ系デバイスのためのリン、Ｐ形デバイスのためのボロンが多量に添加されている。石版印刷技術（lithographic technique）及びシリコンエッチングの使用により、ゲート電極３２０は、図３に説明された処理動作３００に示されたようなパターニングが施される。一実施形態において、次に続くゲート電極パターニング及び追加のチャネル不純物が与えられて、チャネル不純物濃度水準は、縦及び横方向の両方において有意に変化するようになる。
【００１４】
図４に示したように、薄い絶縁体は、シリコンゲート電極３２０の上部表面４２５及び側壁４１０に与えられる。一実施形態において、薄い絶縁体は、熱によって成長した酸化物であり、略５０〜５００Åの厚みである。他の実施形態において、熱により成長した薄い酸化物は、０．０〜６０秒の休止時間に９００〜１２００℃の最高温度を有する、急速な熱酸化（ＲＴＯ）処理によって与えられる。当業者であれば、蒸着（deposition）のような薄い絶縁層を与えるための多くの製造方法が存在することを容易に理解できるであろう。また、当業者であれば、窒化物のような他の材料も薄い絶縁体に使用できること、絶縁層は、多数の絶縁材料を含んでもよいこと、を容易に理解できるであろう。そして、異方性エッチングが水平表面上の絶縁層を取り除くために使用され（このようにして、シリコン４２０及び４２５を露出する）、それによって、垂直表面上の絶縁層を維持している間、水平表面が露出する。このようにして、側壁の絶縁体４１０が形成される。シリコン基板上のこの薄い絶縁層の中の開口（opening）がゲート電極３２０と隣接するように、ゲート電極３２０及び側壁絶縁体４１０が異方性エッチングに対するマスクとして機能するものと当業者に評価されるであろう。この実施形態において、この薄い絶縁体は略５０〜５００Åであり、この薄い絶縁層の開口はゲート電極３２０に隣接し、ゲート電極３２０より略５０〜５００Å離れた横方向の距離内に配置される。典型的な一実施例において、シリコン表面４２０には、絶縁体ゲートの下部より下方に、略１ｎｍ〜略５ｎｍの深さＤ２（４３０）なる凹所が設けられている。この実施形態において、ＲＴＯ処理は側壁の絶縁体を与えるために使用され、デバイスのゲート電極中及びチャネル領域中の双方の不純物は、図４に説明した工程動作４００に示したように、側壁絶縁体の形成と同時に電気的に活性化される。
【００１５】
図５に示したように、第二のエッチング処理動作により、半導体基板を横方向及び縦方向にエッチングする。このエッチングは、部分的な等方性エッチングとして知られているものである。一実施形態において、縦方向エッチング速度の少なくとも１０％の横方向エッチング速度を有する部分的な等方性エッチングが使用される。他の実施形態においては、横方向エッチング速度の少なくとも１０％の縦方向エッチング速度を有する部分的な等方性エッチングが使用される。第二のエッチングの深さは、Ｄ３（５１０）である。横方向エッチングは、半導体基板５２０の露出した縦方向の側壁、横方向には側壁の酸化物４１０の端から電極ゲート３２０の下の位置までのＬ１（５３０）の距離、を置き換える。エッチングは、部分的な等方性なので、Ｌ１はＤ３の１０倍よりも少ないか又は等しく、あるいは、Ｄ３がＬ１の１０倍よりも少ないか又は等しい。さらに他の実施形態においては、縦方向のエッチング速度に略等しい横方向のエッチング速度を有するエッチングが使用される。この実施例では、Ｄ３が略Ｌ１に等しくなるであろう。さらに他の実施形態において、部分的な等方性エッチングは、ＳＦ6ドライエッチング、ＨＦ：ＨＮＯ3ウェットエッチング、半導体材料をエッチングする目的のために一般に使用される何れかのウエット又はドライエッチング、の何れか又はそれらの組み合わせによって与えられる。
【００１６】
図６に示したように、次の動作では、すべての露出した表面上を覆う膜として適当な金属を蒸着して取り囲む。蒸着は、スパッタリング若しくは蒸発処理のいずれかによって与えられてもよいし、または、もっと一般的な薄膜形成処理の何れかによって与えられてもよい。一実施形態において、基板は、金属蒸着の間熱せられて、絶縁体ゲートの下の露出したシリコン表面５２０に衝突する金属原子の拡散を促進する。一実施形態において、この金属は略２５０Åの厚みであるが、より一般には、略５０〜１０００Åの厚みである。ここでの議論を通して、ＩＣ製造に関するショットキー及びショットキーの様な障壁及び接触に言及する、いくつかの例示が与えられるであろう。本発明は、本発明の範囲の影響下で、どのタイプのショットキーインタフェースが使用され得るのかについての何れの限定も確認するものではない。このように、本発明は、電導性材料又は合金のいずれかの形態に生成されるための、接触のこれらのタイプを具体的に予想するのである。例えば、Ｐ形デバイスでは、金属ソース及びドレイン６１０、６２０は、白金シリサイド、パラジウムケイ素化合物、イリジウムケイ素化合物の何れか一つ又はこれらの組み合わせから形成され得る。Ｎ形デバイスでは、金属ソース及びドレイン６１０、６２０は、例えばエルビウムケイ素化合物、ジスプロシウムケイ素化合物またはイッテルビウムケイ素化合物又はこれらの組み合わせ、といった希土類ケイ素化合物（Rare Earth Silicides）から構成されるグループの材料から形成され得る。チタン、コバルトなどといった、トランジスタレベルで一般に使用される適当な他の金属の何れかが、余りあるより新種の金属及び他の合金と同様に使用できるものと評価できる。他の実施例において、ケイ化物のソース／ドレインは、多くの金属ケイ素化合物の層から構成されてもよく、この場合、他の典型的なケイ化物、例えばチタンケイ素化合物やタングステンケイ素化合物、が使用されてもよい。
【００１７】
そして、ウェーハは、特定の時間、特定の温度でアニーリングされ、そうして、金属がシリコンと直接接触している全ての場所で化学反応が起こり、金属が金属ケイ素化合物６１０、６２０、６３０に転化される。一実施形態において、例えばウェーハは、約４００℃で約４５分間アニーリングされ、より一般的には、略３００〜７００℃で略１〜１２０分間アニーリングされる。側壁ゲートスペーサ４１０のような非シリコン表面と直接接触している金属は、未反応のまま残留し、それによっては影響されない。
【００１８】
そして、接触されていない金属ケイ素化合物を残す一方で、化学的なウェットエッチングにより、未反応の金属が取り除かれる。一実施形態において、白金を取り除くために王水が使用され、エルビウムを取り除くためにＨＮＯ3が使用される。他の適切なエッチング用化学物質のいずれかが白金やエルビウムのエッチングを目的として一般に使用され、或いは、ショットキー又はショットキーの様な接触を形成するために使用される他の適切な金属システムのいずれかが本発明の範囲内で使用できるものと評価される。チャネル注入された、ショートチャネルＳＢ−ＭＯＳデバイスは、ここに完成し、図６に説明した処理動作６００において示したように、ゲート３２０、ソース６１０、ドレイン６２０との電気的接触のための準備が整ったことになる。
【００１９】
この典型的な処理の結果として、ショットキー又はショットキーの様な接触がチャネル領域５４０及び基板２１０のそれぞれに対して形成され、ここでは、ショットキー接触が、部分的な等方性エッチング処理によって制御された位置に配置される。一実施形態において、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０が、スペーサ４１０の下方に横方向に配置され、ゲート電極６４０の両側の端に対して位置調整される。他の実施形態においては、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０は、スペーサ４１０の下方に横方向であってゲート電極３２０の下方に部分的にかかるように配置される。さらに他の実施形態において、チャネル領域５４０に対するソース６１０及びドレイン６２０電極のインタフェース５２０と、ゲート電極６４０の両側の端との間に間隙が形成される。
【００２０】
伝統的なショットキー接触が急激であるにも関わらず、本発明は、いくつかの状況下で、界面層がシリコン基板及び金属の間で利用されるということを具体的に予想する。これら界面層は極薄であり、略１０ｎｍ又はそれ以下の厚みを有する。それゆえ、本発明は、本発明の実施において有益な、ショットキーの様な接触及びその均等物を具体的に予測する。さらに、この界面層には、導電性の、半導電性の、及び／又は、絶縁体のような特性をもった材料が含まれる。例えば、数ある中でも、酸化物又は窒化物絶縁体の極薄の界面層を使用してもよいし、不純物分離技術により形成された極薄の不純物層を使用してもよいし、或いは、ゲルマニウムのような半導体の極薄の界面層をショットキーの様な接触を形成するために使用してもよい。
【００２１】
ＳＢ−ＭＯＳデバイスの重要な性能特性の一つはドライブ電流（Ｉd）であり、これは、印加されたソース電圧（Ｖs）が接地されゲート電圧（Ｖg）及びドレイン電圧（Ｖd）が供給電圧（Ｖdd）でバイアスされたときの、ソースからドレインへの電流である。ＳＢ−ＭＯＳデバイスの他の重要な特性は、総合ゲート静電容量（Ｃg）であり、これは、絶縁体ゲート３１０、周縁領域（fringing field）の静電容量、重複静電容量といった、多くの静電容量によって決定されるものである。ドライブ電流及び総合ゲート静電容量は、回路の性能を決める二つの決定的なパラメータである。例えば、トランジスタスケールの切替え速度をＩd／Ｃgとして、より高いドライブ電流デバイスとより低い総合ゲート静電容量デバイスとをより高速に切替えるようにすると、その結果、より高性能な集積回路がもたらされることになる。ＳＢ−ＭＯＳデバイスのドライブ電流及び総合ゲート静電容量に作用し得る変数は多く存在する。例えば、図６に示したように、ゲート電極６４０の端との関係における、ショットキー又はショットキーの様な接触５２０の横方向の位置もこれに含まれる。
【００２２】
ＳＢ−ＭＯＳデバイスにおいて、ショットキーバリアを貫くチャネルへのトンネル電流密度（ＪSB）によって一般的に決定されるドライブ電流は、ソース及びチャネル領域の接触面に位置するゲート誘導電界（gate induced electric field）（ＥS）によって強く制御される。ゲート（Ｖg）に印加される電圧が増加すると、ＥSもまた増加する。Ｅsの増加は、ＪSBが等式（１）に略従って増加するようにショットキーバリアを修正する。ここで、ＪSBはＥSに対して指数的に感応し、Ａ及びＢは定数であり、ＪSB及びＥSの単位は、それぞれ（Ａ／ｃｍ2）及び（Ｖ／Ｍ）である。
【００２３】
Ｖgに加えて、ＥSもまた、ゲート電極６４０の端に隣接するショットキーバリアチャネル領域インタフェース５２０による強い影響を受ける。インタフェース５２０がゲート電極３２０の下に位置していないときは、ＥS及び、それゆえ、ＪSBとＩdも実質的に減少し、そのインタフェース（境界面）がゲート電極６４０の端から横方向にさらに遠ざかるにつれて、減少し続ける。したがって、本発明は、部分的な等方性エッチングを使用することにより、ゲート電極に関して正確に制御されるショットキー又はショットキーの様なソース及びドレイン領域の配置を可能にする、ＳＢ−ＭＯＳデバイスの製造方法を与える。本発明の処理は、電界ＥS及びドライブ電流Ｉdを最大化し、デバイス性能を最適化する手段を与える。
【００２４】
総合ゲート静電容量Ｃgに関し、ゲート電極６４０の端との関係でのインタフェース５２０の最適位置は、デバイス設計及び性能要求の関数となる。特に、インタフェース５２０とゲート電極６４０の端との間の距離が大きくなるにつれて、総合ゲート静電容量Ｃgは小さくなるであろう。同時に、一方では、すでに述べたようにドライブ電流Ｉdは減少するであろう。性能の最適化のためには、ドライブ電流Ｉd及び総合ゲート静電容量Ｃgのトレードオフが必要であり、これは本発明の教示によって、より制御的に与えられる。例えば、本発明における部分的な等方性エッチングを使用することにより、ゲート電極６４０の端との関係でのインタフェース５２０の位置は、ゲート静電容量Ｃg及びドライブ電流Ｉdのトレードオフが最適化されるように与えられる。
【００２５】
本発明の技術を使用することにより、これに制限されるものではないが、次の利点が生じる。第一に、部分的な等方性エッチング動作は、ゲート電極の下のショットキー又はショットキーの様な接触配置の正確な位置についての、付加的な製造制御を与える。結果のショットキー又はショットキーの様な接触位置は、それゆえ、ゲート電極下の横方向の位置に制御的に配置されて、ドライブ電流を最大化し、総合ゲート静電容量を最小化し、デバイス動作を最適化する。第二の利益は、ゲート電極の下のエッチングにより、有効チャネル長が減少することである。より短いチャネル長がドライブ電流をさらに改善するものと評価される。
【００２６】
本発明は、特にチャネル長の範囲が１００ｎｍ以下の、ショートチャネル長ＭＯＳＦＥＴの製造場面での使用にとりわけ適している。しかしながら、本発明において教示した事項は、これらショートチャネル長デバイスに対する本発明の教示の適用を何ら制限するものではない。何れの寸法のチャネル長であっても、本発明の教示の有利な効果がもたらされる。
【００２７】
本発明を、好適な実施形態に関して記述してきたが、当業者であれば、本発明の趣旨及び範囲を逸脱しない限り、形態及び細部の変更が可能であるということが理解できるであろう。本発明は、いくつかのチャネルの何れか、基板、良好に注入されたプロファイルとともに使用され得る。本発明は、ＳＯＩ基板、ひずみシリコン基板、ＳｉＧｅ基板、ＦｉｎＦＥＴ技術、高いＫを有する絶縁体ゲート、金属ゲートを使用するかどうかに関わらず、金属ソースドレイン技術の使用の何れにも応用できる。このリストは限定ではない。金属ソース−ドレイン接触を使用する電流のフロー調節のためのデバイスであれば、いずれもここで述べた利点をもたらすであろう。
【００２８】
本発明は、特にＳＢ−ＭＯＳ半導体デバイスとの使用に適しているが、他の半導体デバイスに適用してもよい。このように、本明細書ではＳＢ−ＭＯＳデバイスと共に使用するための製造処理について言及したが、この用語は、二又はそれ以上の電気的接触を持ち、これら電気的接触のうち少なくとも一つはショットキー又はショットキーの様な接触であるような、導電性チャネルを有する電流のフローを調節するためのいずれのデバイスをも含めて広く解されるべきである。
【図面の簡単な説明】
【００２９】
【図１】現行のショットキーバリア金属酸化膜半導体電界効果トランジスタ（「ショットキーバリアＭＯＳＦＥＴ」又は「ＳＢ−ＭＯＳ」）の断面図。
【図２】半導体基板の注入を使用した本発明の工程の例示的な実施形態。
【図３】薄い絶縁体ゲート上にパターニングされたシリコン膜を使用した本発明の工程の例示的な実施形態。
【図４】薄い絶縁体側壁の形成、及び、ゲート、ソース、ドレイン領域のシリコン露出を使用した本発明の工程の例示的な実施形態。
【図５】部分的な等方性エッチングを使用した本発明の工程の例示的な実施形態。
【図６】金属蒸着、ケイ化物アニーリング（silicidation anneal）、未反応金属の除去を使用した本発明の工程の例示的な実施形態。
【符号の説明】
【００３０】
１００ ＳＢ−ＭＯＳデバイス
１１０ 半導体基板
１２０ ソース電極
１２５ ドレイン電極
１４０ チャネル領域
１５０ 絶縁体ゲート
２１０ シリコン基板
２２０ 遮蔽酸化物
３１０ 絶縁体ゲート
３２０ ゲート電極
【特許請求の範囲】
【請求項１】
電流の流れを調節するためのデバイスを製造する方法であって、
半導体基板を与え、
前記半導体基板上にゲート電極を与え、
前記ゲート電極に隣接する領域の前記半導体基板を露出し、
部分的な等方性エッチングを使って前記露出した領域上の半導体基板をエッチングし、
前記半導体基板のエッチングされた領域に金属の薄膜を蒸着し、
前記金属を前記基板に反応させてショットキー又はショットキーの様なソース電極又はドレイン電極を形成することを含む方法。
【請求項２】
請求項１記載の方法において、前記半導体基板は、シリコン、ひずみシリコン、シリコン・オン・インシュレーター、シリコンゲルマニウム、ガリウムヒ素、又は、リン化インジウム、を含む方法。
【請求項３】
請求項１記載の方法において、前記エッチング動作は、縦方向のエッチング速度の約１０分の１から１０倍の横方向のエッチング速度を有するエッチングを使って実行される方法。
【請求項４】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の縦方向のエッチング速度と前記半導体基板の横方向のエッチング速度とを含み、
前記縦方向のエッチング速度は前記横方向のエッチング速度の略１０倍である方法。
【請求項５】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向のエッチング速度は前記縦横方向のエッチング速度の略１０倍である方法。
【請求項６】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向及び縦方向のエッチング速度は略同じである方法。
【請求項７】
請求項１記載の方法において、
前記半導体基板上に薄い絶縁層を与え、
前記絶縁層上に導電性薄膜を蒸着し、
前記導電性膜にパターニング及びエッチングをしてゲート電極を形成し、
前記ゲート電極の一又はそれ以上の側壁に一又はそれ以上の薄い絶縁層を形成する
ことからなるステップによって前記ゲート電極が与えられる方法。
【請求項８】
請求項１記載の方法において、前記ショットキー又はショットキーの様なソース及びドレイン電極を形成した後、前記デバイスから未反応の金属を取り除くことをさらに含む方法。
【請求項９】
請求項１記載の方法において、前記反応ステップはアニーリングによって実行される方法。
【請求項１０】
請求項１記載の方法において、前記ソース電極及びドレイン電極は、白金シリサイド、パラジウムケイ素化合物、イリジウムケイ素化合物のうちのいずか一つ又はそれらの組み合わせである方法。
【請求項１１】
請求項１記載の方法において、前記ソース電極及びドレイン電極は希土類ケイ素化合物である方法。
【請求項１２】
請求項１記載の方法において、ショットキー又はショットキーの様な接触は、少なくとも前記ゲート電極の下のチャネル区域に近接した領域において形成される方法。
【請求項１３】
請求項１記載の方法において、ソース電極及びドレイン電極の少なくとも一つの全体の表面が、前記半導体基板とのショットキー又はショットキーの様な接触を形成する方法。
【請求項１４】
請求項１記載の方法において、
前記ゲート電極を与える動作の前に前記半導体基板の中に不純物が導入され、
前記ソース及びドレイン電極間のチャネル領域中の不純物は、ヒ素、リン、又は、アンチモンを含む方法。
【請求項１５】
請求項１記載の方法において、
前記ゲート電極を与える動作の前に前記半導体基板の中に不純物が導入され、
前記ソース及びドレイン電極間のチャネル領域中の不純物は、ボロン、インジウム、又は、ガリウムを含む方法。
【請求項１６】
請求項１４記載の方法において、前記半導体基板は、縦方向においては有意に変化して横方向には略一定の、チャネル不純物濃度を有する方法。
【請求項１７】
請求項１４記載の方法において、前記半導体基板は、縦方向及び横方向において有意に変化するチャネル不純物濃度を有する方法。
【請求項１８】
請求項１５記載の方法において、前記半導体基板は、縦方向においては有意に変化して横方向には略一定の、チャネル不純物濃度を有する方法。
【請求項１９】
請求項１５記載の方法において、前記半導体基板は、縦方向及び横方向において有意に変化するチャネル不純物濃度を有する方法。
【請求項２０】
電流の流れを調節するためのデバイスを製造する方法であって、
ゲート電極に隣接する領域における半導体基板を露出し、
部分的な等方性エッチングを使って前記露出した領域上の半導体基板をエッチングし、
前記半導体基板に金属薄膜を蒸着し、アニーリングし、ショットキー又はショットキーの様なソース電極又はドレイン電極を形成する方法。
【請求項２１】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の縦方向のエッチング速度と前記半導体基板の横方向のエッチング速度とを含み、
前記縦方向のエッチング速度は前記横方向のエッチング速度の略１０倍である方法。
【請求項２２】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向のエッチング速度は前記縦方向のエッチング速度の略１０倍である方法。
【請求項２３】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向及び縦方向のエッチング速度は略同じである方法。
【請求項２４】
請求項２０記載の方法において、前記エッチング動作は、縦方向のエッチング速度の約１０分の１から１０倍の横方向のエッチング速度を有するエッチングを使って実行される方法。
【請求項２５】
請求項２０記載の方法において、前記半導体基板は、前記蒸着ステップの間加熱されて前記半導体基板中に金属原子が拡散することを促進する方法。
【請求項１】
電流の流れを調節するためのデバイスを製造する方法であって、
半導体基板を与え、
前記半導体基板上にゲート電極を与え、
前記ゲート電極に隣接する領域の前記半導体基板を露出し、
部分的な等方性エッチングを使って前記露出した領域上の半導体基板をエッチングし、
前記半導体基板のエッチングされた領域に金属の薄膜を蒸着し、
前記金属を前記基板に反応させてショットキー又はショットキーの様なソース電極又はドレイン電極を形成することを含む方法。
【請求項２】
請求項１記載の方法において、前記半導体基板は、シリコン、ひずみシリコン、シリコン・オン・インシュレーター、シリコンゲルマニウム、ガリウムヒ素、又は、リン化インジウム、を含む方法。
【請求項３】
請求項１記載の方法において、前記エッチング動作は、縦方向のエッチング速度の約１０分の１から１０倍の横方向のエッチング速度を有するエッチングを使って実行される方法。
【請求項４】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の縦方向のエッチング速度と前記半導体基板の横方向のエッチング速度とを含み、
前記縦方向のエッチング速度は前記横方向のエッチング速度の略１０倍である方法。
【請求項５】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向のエッチング速度は前記縦横方向のエッチング速度の略１０倍である方法。
【請求項６】
請求項１記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向及び縦方向のエッチング速度は略同じである方法。
【請求項７】
請求項１記載の方法において、
前記半導体基板上に薄い絶縁層を与え、
前記絶縁層上に導電性薄膜を蒸着し、
前記導電性膜にパターニング及びエッチングをしてゲート電極を形成し、
前記ゲート電極の一又はそれ以上の側壁に一又はそれ以上の薄い絶縁層を形成する
ことからなるステップによって前記ゲート電極が与えられる方法。
【請求項８】
請求項１記載の方法において、前記ショットキー又はショットキーの様なソース及びドレイン電極を形成した後、前記デバイスから未反応の金属を取り除くことをさらに含む方法。
【請求項９】
請求項１記載の方法において、前記反応ステップはアニーリングによって実行される方法。
【請求項１０】
請求項１記載の方法において、前記ソース電極及びドレイン電極は、白金シリサイド、パラジウムケイ素化合物、イリジウムケイ素化合物のうちのいずか一つ又はそれらの組み合わせである方法。
【請求項１１】
請求項１記載の方法において、前記ソース電極及びドレイン電極は希土類ケイ素化合物である方法。
【請求項１２】
請求項１記載の方法において、ショットキー又はショットキーの様な接触は、少なくとも前記ゲート電極の下のチャネル区域に近接した領域において形成される方法。
【請求項１３】
請求項１記載の方法において、ソース電極及びドレイン電極の少なくとも一つの全体の表面が、前記半導体基板とのショットキー又はショットキーの様な接触を形成する方法。
【請求項１４】
請求項１記載の方法において、
前記ゲート電極を与える動作の前に前記半導体基板の中に不純物が導入され、
前記ソース及びドレイン電極間のチャネル領域中の不純物は、ヒ素、リン、又は、アンチモンを含む方法。
【請求項１５】
請求項１記載の方法において、
前記ゲート電極を与える動作の前に前記半導体基板の中に不純物が導入され、
前記ソース及びドレイン電極間のチャネル領域中の不純物は、ボロン、インジウム、又は、ガリウムを含む方法。
【請求項１６】
請求項１４記載の方法において、前記半導体基板は、縦方向においては有意に変化して横方向には略一定の、チャネル不純物濃度を有する方法。
【請求項１７】
請求項１４記載の方法において、前記半導体基板は、縦方向及び横方向において有意に変化するチャネル不純物濃度を有する方法。
【請求項１８】
請求項１５記載の方法において、前記半導体基板は、縦方向においては有意に変化して横方向には略一定の、チャネル不純物濃度を有する方法。
【請求項１９】
請求項１５記載の方法において、前記半導体基板は、縦方向及び横方向において有意に変化するチャネル不純物濃度を有する方法。
【請求項２０】
電流の流れを調節するためのデバイスを製造する方法であって、
ゲート電極に隣接する領域における半導体基板を露出し、
部分的な等方性エッチングを使って前記露出した領域上の半導体基板をエッチングし、
前記半導体基板に金属薄膜を蒸着し、アニーリングし、ショットキー又はショットキーの様なソース電極又はドレイン電極を形成する方法。
【請求項２１】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の縦方向のエッチング速度と前記半導体基板の横方向のエッチング速度とを含み、
前記縦方向のエッチング速度は前記横方向のエッチング速度の略１０倍である方法。
【請求項２２】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向のエッチング速度は前記縦方向のエッチング速度の略１０倍である方法。
【請求項２３】
請求項２０記載の方法において、
前記部分的な等方性エッチングは前記半導体基板の横方向のエッチング速度と前記半導体基板の縦方向のエッチング速度とを含み、
前記横方向及び縦方向のエッチング速度は略同じである方法。
【請求項２４】
請求項２０記載の方法において、前記エッチング動作は、縦方向のエッチング速度の約１０分の１から１０倍の横方向のエッチング速度を有するエッチングを使って実行される方法。
【請求項２５】
請求項２０記載の方法において、前記半導体基板は、前記蒸着ステップの間加熱されて前記半導体基板中に金属原子が拡散することを促進する方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５０７９０５（Ｐ２００７−５０７９０５Ａ）
【公表日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００６−５３４２０３（Ｐ２００６−５３４２０３）
【出願日】平成１６年１０月４日（２００４．１０．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３２５３９
【国際公開番号】ＷＯ２００５／０３６６３１
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【出願人】（５０６１１２５４６）スピンネイカー セミコンダクター インコーポレイテッド (1)
【Ｆターム（参考）】
【公表日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１６年１０月４日（２００４．１０．４）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０３２５３９
【国際公開番号】ＷＯ２００５／０３６６３１
【国際公開日】平成１７年４月２１日（２００５．４．２１）
【出願人】（５０６１１２５４６）スピンネイカー セミコンダクター インコーポレイテッド (1)
【Ｆターム（参考）】
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