半導体装置及びその製造方法
【課題】フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を図ること。
【解決手段】シリコン基板または支持基板１１上に形成された島状のチャネル層１３と、チャネル層１３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、チャネル層１３の一方向に対向する両側面上に形成されたシリコン窒化膜１４と、シリコン窒化膜１４の側面上に形成された金属材料からなるソース電極及びドレイン電極１９とを具備する。
【解決手段】シリコン基板または支持基板１１上に形成された島状のチャネル層１３と、チャネル層１３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、チャネル層１３の一方向に対向する両側面上に形成されたシリコン窒化膜１４と、シリコン窒化膜１４の側面上に形成された金属材料からなるソース電極及びドレイン電極１９とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーソース・ドレイントランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタのソース・ドレイン部分を不純物の拡散層でなく、メタルで形成するショットキーソース・ドレイントランジスタ技術が提案されている。この構造を用いると、ソースおよびドレイン領域の寄生抵抗を小さくでき、浅い接合（ショットキー接合）を形成することができる。
【０００３】
また、ソース・ドレインに不純物を用いないので、活性化のための高温熱工程を行なう必要が無く、製造工程を著しく簡略化できる。
【０００４】
さらにまた、ソース端部にショットキーバリアが存在するため、オフ電流を抑え、ショートチャネル効果を抑制することができ、トランジスタの微細化を図ることができる。
【０００５】
一方、このトランジスタの課題は、ショットキーコンタクト抵抗を低減させることである。その一つの解決策として、ソース／ドレイン材料の仕事関数制御技術がある。例えば、ｎＭＯＳＦＥＴのソース・ドレインに仕事関数の小さいメタルまたはシリサイド（ErSi2等）を用い、ｐＭＯＳＦＥＴのソース・ドレインに仕事関数の大きいメタルまたはシリサイド（PtSi等）を用いる方法が提案されている。
【０００６】
この技術を用いれば、ｎＭＯＳＦＥＴのショットキーバリア高さを０．２８ｅＶ程度、ｐＭＯＳＦＥＴのバリア高さを０．２２ｅＶ程度とすることができ、ｎ、ｐＭＯＳＦＥＴ共ある程度低いショットキーコンタクト抵抗のメタルシリサイドソース・ドレインが形成可能である。しかしながら、十分な高電流を得るには、これらの値ではまだ不十分であり、さらなるショットキーバリアの低減が必要であった。残念ながら、メタルの仕事関数制御のみでは、フェルミ・レベル・ピンニング効果の悪影響を受けるため、さらなるバリア低減は困難であった。
【０００７】
そこで提案されたのが、ショットキー接合界面に薄い絶縁膜を形成したメタルソース／ドレイントランジスタ技術である（非特許文献１）。
【０００８】
ショットキー接合界面に薄い絶縁膜（例えば１ｎｍ以下のＳｉＮ膜）をはさむと、フェルミ・レベル・ピンニング効果を抑制し、低いショットキーバリアを実現できる。しかしながら、このトランジスタの形成には、従来のサリサイドプロセスが使えないため、ナノレベルのゲート長を持った微細なトランジスタの形成が容易には行なえなかった。非特許文献１で報告されているトランジスタは寸法が非常に大きく（ゲート長２０μｍ程度）、半導体基板をゲートとして用いているため、ゲート電極エッジとソース／ドレインがセルフアラインではなかった。
【非特許文献１】Daniel Connelly et al. , Silicon Nano-technology, p.122, (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を実現し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するために以下のように構成されている。
【００１１】
本発明の第１の実施形態に係わる半導体装置は、基板上に形成された島状のチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層の一方向に対向する両側面上に形成された絶縁膜と、前記絶縁膜の側面上に形成された金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする。
【００１２】
本発明の第２の実施形態に係わる半導体装置の製造方法は、基板上に島状の半導体材料からなるチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板上に前記ゲート絶縁膜及びゲート電極の周囲を囲う層間絶縁膜を形成する工程と、前記ゲート電極を挟むように、側壁の一部が前記チャネル層で構成された一対のホールを形成する工程と、前記ホールの側壁を構成するチャネル層の表面上に絶縁膜を形成する工程と、前記ホール内に金属材料を埋め込むことによって、ソース電極及びドレイン電極を形成する工程を具備してなることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を実現し得る半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるｎＭＯＳＦＥＴの構成を示す図である。図１（ａ）は平面図、図１（ｂ）はゲート長方向沿った断面図である。
【００１６】
図１に示すように、ｎＭＯＳＦＥＴはｎ型シリコン基板又は支持基板１１、埋め込み酸化膜１２、シリコン層１３が積層されたＳＯＩ基板に形成されている。埋め込み酸化膜１２上に島状のチャネル層１３が形成されている。チャネル層１３の側壁に絶縁膜として、例えば１ｎｍ程度の膜厚のシリコン窒化膜１４が形成されている。チャネル層１３上にゲート絶縁膜１５が形成されている。ゲート絶縁膜１５は、ＨｆＯ2 等の高誘電体膜で構成されている。ゲート絶縁膜１５上に、ポリシリコンにより構成されたゲート電極１６が形成されている。ゲート電極１６上にキャップ絶縁膜１７が形成されている。キャップ絶縁膜１７はシリコン窒化物により構成されている。
【００１７】
シリコン窒化膜１４及びチャネル層１３上、且つゲート絶縁膜１５，ゲート電極１６，及びキャップ絶縁膜１７の側壁に側壁絶縁膜１８が形成されている。側壁絶縁膜１８は、例えばシリコン窒化物により構成されている。埋め込み酸化膜１２上、且つシリコン窒化膜１４及び側壁絶縁膜１８の側面上にソース・ドレイン電極１９が形成されている。ソース・ドレイン電極１９は、低仕事関数のメタルとして例えばエルビウム（Er）により構成されている。ソース・ドレイン電極１９は、チャネル層１３に対してショットキー接合する。埋め込み酸化膜１２上、且つソース・ドレイン電極１９及び側壁絶縁膜１８の側面上に層間絶縁膜２０が形成されている。ここで、層間絶縁膜２０の上面とソース・ドレイン電極１９の上面とは略同一平面にある。
【００１８】
次に、図１に示したｎＭＯＳＦＥＴの製造方法を説明する。図２〜図９は、図１に示す半導体装置の製造工程を示す図である。図２（ａ）〜図９（ａ）はそれぞれ平面図、図２（ｂ）〜図９（ｂ）はそれぞれゲート長方向の断面図である。
【００１９】
図２に示すように、ＳＯＩ層の厚さが２０ｎｍ程度のＳＯＩ基板を用意する。ＳＯＩ層を島状に加工し、チャネル層１３を形成する。図３に示すように、チャネル層１３上にゲート絶縁膜１５，ポリシリコン膜１６，及びキャップ絶縁膜１７を積層する。ゲート絶縁膜１５，ポリシリコン膜１６，及びキャップ絶縁膜１７をゲート電極１６形状にパターニングする。ゲート絶縁膜１５，ゲート電極１６，及びキャップ絶縁膜１７の側面上に１０ｎｍ程度の側壁絶縁膜１８を形成する。
【００２０】
図４に示すように、全面に層間絶縁膜２０を堆積した後、ＣＭＰ法により表面を平坦化する。ＣＭＰ時、キャップ絶縁膜１７が露出するまで行う。図５に示すように、リソグラフィ法とＲＩＥ法とにより、ソース・ドレイン電極が形成される領域の層間絶縁膜２０を除去し、ホール２１を形成する。マスクとなる開口を有するレジストパターンの形成は、ゲート電極を横切るように形成すればよい。層間絶縁膜２０のエッチング条件を最適化することにより、側壁絶縁膜１８とキャップ絶縁膜１７を削らず、層間絶縁膜２０を選択エッチングすることが可能である。図６に示すように、レジストパターンを除去した後、チャネル層１３を選択エッチングする。ここまでの工程で、チャネル層１３の側面が側面の一部であるホール２１が形成される。
【００２１】
図７に示すように、ホール２１内に露出するチャネル層１３の側面に１ｎｍ程度の膜厚のシリコン窒化膜１４を形成する。シリコン窒化膜１４は、アンモニア雰囲気中で７００℃でアニール処理してチャネル層１３の表面を窒化して形成される。
【００２２】
図８に示すように、全面に、低仕事関数のメタルとして例えばエルビウム（Er）２２を３００ｎｍ程度堆積する。図９に示すように、ソース・ドレイン電極１９を形成するために、硝酸エッチングや、過酸化水素水と硫酸の混合液や、ＣＭＰにより、エルビウム２２をエッチバックし、平坦化する。
【００２３】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００２４】
なお、本実施形態では、チャネル層１３の側面に絶縁膜としてシリコン窒化膜１４を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、同様の効果を得ることが出来る。
【００２５】
以上のように、本実施形態によれば、以下の効果が得られる。
【００２６】
フェルミ・レベル・ピンニング効果を抑えた低いコンタクト抵抗のショットキーソース／ドレイントランジスタを容易な製造プロセスで形成できる。すなわち、ソース、ドレインがメタル材料で形成されるため、不純物拡散層からなるソース／ドレイン形成のためのイオン注入、高温熱工程がないから、プロセスが簡略化され、またHigh−ｋゲート絶縁膜が結晶化しにくい。すなわち、ゲート電極１６，ソース・ドレイン電極１９がセルフアラインで形成できるので、トランジスタの微細化が可能になる。
【００２７】
なお、上記実施形態では、ＳＯＩ基板にｎＭＯＳＦＥＴを形成する場合を説明したが、図１０に示すように、シリコン単結晶基板３１にｎＭＯＳＦＥＴを形成することも可能である。なお、図１０において、２３はＳＴＩ領域である。また、ソース・ドレイン電極の材料を変更すれば、ｐＭＯＳＦＥＴを形成することも可能である。
【００２８】
（第２の実施形態）
本実施形態では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組み合わせたＣＭＯＳＦＥＴの製造方法を説明する。
【００２９】
図１１（ａ）〜（ｄ）は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００３０】
図１１（ａ）に示す構造は、第１の実施形態で図２〜図７を参照して説明した工程と同様な工程を経て形成される。紙面左側がｎＭＯＳＦＥＴ領域、紙面右側がｐＭＯＳＦＥＴ領域である。なお、符号４１はｐ型支持基板である。
【００３１】
図１１（ｂ）に示すように、ホール２１内にエルビウム１９を埋め込み形成する。次いで、図１１（ｃ）に示すように、ｎＭＯＳ領域の表面に絶縁膜２４を形成する。ｐＭＯＳＦＥＴ領域のエルビウム１９を除去してホール２１を露出させ、ｎＭＯＳ領域のみにエルビウム１９を残して第１のソース・ドレイン電極１９を形成する。ｐＭＯＳ領域のエルビウム１９は硝酸エッチングや、過酸化水素水と硫酸の混合液で除去する。
【００３２】
図１１（ｄ）に示すように、絶縁膜２４を除去した後、ｐＭＯＳＦＥＴ領域のホール２１内に第２のソース・ドレイン電極４９を埋め込み形成する。第２のソース・ドレイン電極４９は、全面に高仕事関数のメタル（例えばプラチナ（Ｐｔ））を３００ｎｍ程度堆積し、王水（塩酸と硝酸の混合液）エッチングやＣＭＰでＰｔをエッチバック平坦化して、形成される。
【００３３】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００３４】
以上のように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴそれぞれのソース・ドレイン電極に適した材料を用いたＣＭＯＳＦＥＴを容易に形成することができる。
【００３５】
（第３の実施形態）
図１２（ａ）〜（ｄ）は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００３６】
図１２（ａ）示すように、ＳＯＩ層の表面面方位が（１１１）であるＳＯＩ層５３に対して、第１の実施形態で図２〜図５を参照して説明した工程を適用する。
【００３７】
図１２（ｂ）に示すように、ＫＯＨ溶液により、ＳＯＩ層５３をエッチングする。ＫＯＨ溶液を用いると、側面形状が順テーパー形状のホール５１が形成される。 図１２（ｃ）に示すように、ホール５１に露出するチャネル層５３の側面をアンモニア雰囲気、７００℃程度でアニール窒化し、１ｎｍ以下のＳｉＮ膜５４を絶縁膜として形成する。図１２（ｄ）に示すように、ホール２１，５１内にエルビウムを埋め込み、平坦化処理を行ってソース・ドレイン電極１９を形成する。ここで、基板の主面に平行な方向におけるチャネル層５３の断面は、基板からゲート電極１６にかけて小さくなっている。
【００３８】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００３９】
本実施形態では、ＳＯＩ側壁を順テーパー形状にすることにより、ショートチャネル効果が抑えられるため、トランジスタをさらに微細化できる。
【００４０】
なお、本実施形態ではチャネル層５３の側面に絶縁膜としてシリコン窒化膜５４を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、効果を得ることが出来る。
【００４１】
（第４の実施形態）
図１３（ａ）〜（ｄ）は、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００４２】
図１３（ａ）に示す構造は、第１の実施形態で図２〜図６を参照して説明した工程と同様な工程を経て形成される。図１３（ｂ）に示すように、チャネル層１３に対してＣＤＥを行い、チャネル層の側面を後退させる。この場合にも、基板の主面に平行な方向におけるチャネル層１３の断面は、基板からゲート電極１６にかけて小さくなっている。図１３（ｃ）に示すように、チャネル層１３の側面にシリコン窒化膜１４を絶縁膜として形成する。図１３（ｄ）に示すように、ホール２１内にソース・ドレイン電極１９を埋め込み形成する。この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレイン電極およびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００４３】
本実施形態では、チャネル層の側面を後退させたことにより、ゲートとソース・ドレインのオーバーラップを増加させることができるため、トランジスタをさらに高駆動力化できる。
【００４４】
（第５の実施形態）
図１４（ａ）〜図１５（ｆ）は、本発明の第５の実施形態のＮＭＯＳＦＥＴの製造工程を示す鳥瞰図である。本実施形態では、３次元構造トランジスタ（FinFET）にも本発明が適用できることを説明する。
【００４５】
まず、図１４（ａ）に示すように、ＳＯＩ層の厚さが１００ｎｍ程度のＳＯＩ基板を用意する。埋め込み酸化膜７１上にリソグラフィとエッチングにより、高さ１００ｎｍ程度、横方向厚さ１０ｎｍ程度のＳｉ−Ｆｉｎ７２を形成する。
【００４６】
図１４（ｂ）に示すように、図示されないゲート絶縁膜（例えばＨｆＯ2などのHigh−ｋ膜）形成後、膜厚１５０ｎｍ程度のポリシリコン膜及びシリコン窒化膜を積層する。シリコン窒化膜及びポリシリコン膜をパターニングし、ゲート長が２０ｎｍのゲート電極７３及びキャップ絶縁層７４を形成する。ゲート電極７３及びキャップ絶縁層７４の側面上に７ｎｍ程度の側壁絶縁膜７５を形成する。側壁絶縁膜７５は、シリコン窒化膜を全面に堆積した後、異方性エッチングを行うことにより形成される。側壁絶縁膜７５は、Ｓｉ−Ｆｉｎ７２の側面上にも若干形成される。
【００４７】
図１４（ｃ）に示すように、全面に層間絶縁膜７６を堆積し、ＣＭＰ法を用いて層間絶縁膜７６の表面を平坦化する。ＣＭＰは、キャップ絶縁層７４（ＳｉＮ膜）が露出するまで行う。図１５（ｄ）に示すように、ソース・ドレイン領域の層間絶縁膜７６を選択除去し、溝を形成する。続いて、溝内のＳｉ−Ｆｉｎ７２をＲＩＥによって除去する。溝の内部が、ソース・ドレイン電極が形成される領域である。
【００４８】
図１５（ｅ）に示すように、溝内に露出するＳｉ−Ｆｉｎ７２の表面に、絶縁膜として１ｎｍ程度の膜厚のシリコン窒化膜７７を形成する。このシリコン窒化膜７７は、例えばアンモニア雰囲気中で、７００℃程度でアニールすることにより形成される。
【００４９】
図１５（ｆ）に示すように、溝内にエルビウムを埋め込み、平坦化処理することにより、ソース・ドレイン電極７８を形成する。
【００５０】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００５１】
なお、本実施形態では、チャネル層７２の側面に絶縁膜としてシリコン窒化膜７７を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、効果を得ることが出来る。
【００５２】
以上のように、本実施形態によれば、以下の効果が得られる。
【００５３】
フェルミ・レベル・ピンニング効果を抑えた低いコンタクト抵抗のショットキーソース／ドレイン−ＦｉｎＦＥＴを容易な製造プロセスで形成できる。つまり、ソース、ドレインがメタル材料で形成されるため、不純物拡散層からなるソース／ドレイン形成のためのイオン注入、高温熱工程がないから、プロセスが簡略化され、またHigh-kゲート絶縁膜が結晶化しにくい。
【００５４】
ゲート電極−ソース／ドレインがセルフアラインで形成できるので、トランジスタの微細化が可能になる。
【００５５】
Ｆｉｎ側面にイオン注入する必要がないため、ソース／ドレイン形成のプロセスが簡略化される。
【００５６】
なお、本発明は、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係わるｎＭＯＳＦＥＴの構成を示す平面図及び断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す平面図及び断面図。
【図３】図２に続く製造工程を示す平面図及び断面図。
【図４】図３に続く製造工程を示す平面図及び断面図。
【図５】図４に続く製造工程を示す平面図及び断面図。
【図６】図５に続く製造工程を示す平面図及び断面図。
【図７】図６に続く製造工程を示す平面図及び断面図。
【図８】図７に続く製造工程を示す平面図及び断面図。
【図９】図８に続く製造工程を示す平面図及び断面図。
【図１０】第１の実施形態の変形例に係わるｎＭＯＳＦＥＴの構成を示す断面図。
【図１１】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第５の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す鳥瞰図。
【図１５】図１４に続く製造工程を示す鳥瞰図。
【符号の説明】
【００５８】
１１…ｎ型シリコン基板又はウェル，１２…埋め込み酸化膜，１３…シリコン層（チャネル層），１４…シリコン窒化膜，１５…ゲート絶縁膜，１６…ゲート電極（ポリシリコン膜），１７…キャップ絶縁膜，１８…側壁絶縁膜，１９…ソース・ドレイン電極，２０…層間絶縁膜，２１…ホール，２２…エルビウム。
【技術分野】
【０００１】
本発明は、ショットキーソース・ドレイントランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタのソース・ドレイン部分を不純物の拡散層でなく、メタルで形成するショットキーソース・ドレイントランジスタ技術が提案されている。この構造を用いると、ソースおよびドレイン領域の寄生抵抗を小さくでき、浅い接合（ショットキー接合）を形成することができる。
【０００３】
また、ソース・ドレインに不純物を用いないので、活性化のための高温熱工程を行なう必要が無く、製造工程を著しく簡略化できる。
【０００４】
さらにまた、ソース端部にショットキーバリアが存在するため、オフ電流を抑え、ショートチャネル効果を抑制することができ、トランジスタの微細化を図ることができる。
【０００５】
一方、このトランジスタの課題は、ショットキーコンタクト抵抗を低減させることである。その一つの解決策として、ソース／ドレイン材料の仕事関数制御技術がある。例えば、ｎＭＯＳＦＥＴのソース・ドレインに仕事関数の小さいメタルまたはシリサイド（ErSi2等）を用い、ｐＭＯＳＦＥＴのソース・ドレインに仕事関数の大きいメタルまたはシリサイド（PtSi等）を用いる方法が提案されている。
【０００６】
この技術を用いれば、ｎＭＯＳＦＥＴのショットキーバリア高さを０．２８ｅＶ程度、ｐＭＯＳＦＥＴのバリア高さを０．２２ｅＶ程度とすることができ、ｎ、ｐＭＯＳＦＥＴ共ある程度低いショットキーコンタクト抵抗のメタルシリサイドソース・ドレインが形成可能である。しかしながら、十分な高電流を得るには、これらの値ではまだ不十分であり、さらなるショットキーバリアの低減が必要であった。残念ながら、メタルの仕事関数制御のみでは、フェルミ・レベル・ピンニング効果の悪影響を受けるため、さらなるバリア低減は困難であった。
【０００７】
そこで提案されたのが、ショットキー接合界面に薄い絶縁膜を形成したメタルソース／ドレイントランジスタ技術である（非特許文献１）。
【０００８】
ショットキー接合界面に薄い絶縁膜（例えば１ｎｍ以下のＳｉＮ膜）をはさむと、フェルミ・レベル・ピンニング効果を抑制し、低いショットキーバリアを実現できる。しかしながら、このトランジスタの形成には、従来のサリサイドプロセスが使えないため、ナノレベルのゲート長を持った微細なトランジスタの形成が容易には行なえなかった。非特許文献１で報告されているトランジスタは寸法が非常に大きく（ゲート長２０μｍ程度）、半導体基板をゲートとして用いているため、ゲート電極エッジとソース／ドレインがセルフアラインではなかった。
【非特許文献１】Daniel Connelly et al. , Silicon Nano-technology, p.122, (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を実現し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するために以下のように構成されている。
【００１１】
本発明の第１の実施形態に係わる半導体装置は、基板上に形成された島状のチャネル層と、前記チャネル層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記チャネル層の一方向に対向する両側面上に形成された絶縁膜と、前記絶縁膜の側面上に形成された金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする。
【００１２】
本発明の第２の実施形態に係わる半導体装置の製造方法は、基板上に島状の半導体材料からなるチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜及びゲート電極を形成する工程と、前記基板上に前記ゲート絶縁膜及びゲート電極の周囲を囲う層間絶縁膜を形成する工程と、前記ゲート電極を挟むように、側壁の一部が前記チャネル層で構成された一対のホールを形成する工程と、前記ホールの側壁を構成するチャネル層の表面上に絶縁膜を形成する工程と、前記ホール内に金属材料を埋め込むことによって、ソース電極及びドレイン電極を形成する工程を具備してなることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、フェルミ・レベル・ピンニング効果を抑制するとともに、トランジスタの微細化を実現し得る半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を以下に図面を参照して説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるｎＭＯＳＦＥＴの構成を示す図である。図１（ａ）は平面図、図１（ｂ）はゲート長方向沿った断面図である。
【００１６】
図１に示すように、ｎＭＯＳＦＥＴはｎ型シリコン基板又は支持基板１１、埋め込み酸化膜１２、シリコン層１３が積層されたＳＯＩ基板に形成されている。埋め込み酸化膜１２上に島状のチャネル層１３が形成されている。チャネル層１３の側壁に絶縁膜として、例えば１ｎｍ程度の膜厚のシリコン窒化膜１４が形成されている。チャネル層１３上にゲート絶縁膜１５が形成されている。ゲート絶縁膜１５は、ＨｆＯ2 等の高誘電体膜で構成されている。ゲート絶縁膜１５上に、ポリシリコンにより構成されたゲート電極１６が形成されている。ゲート電極１６上にキャップ絶縁膜１７が形成されている。キャップ絶縁膜１７はシリコン窒化物により構成されている。
【００１７】
シリコン窒化膜１４及びチャネル層１３上、且つゲート絶縁膜１５，ゲート電極１６，及びキャップ絶縁膜１７の側壁に側壁絶縁膜１８が形成されている。側壁絶縁膜１８は、例えばシリコン窒化物により構成されている。埋め込み酸化膜１２上、且つシリコン窒化膜１４及び側壁絶縁膜１８の側面上にソース・ドレイン電極１９が形成されている。ソース・ドレイン電極１９は、低仕事関数のメタルとして例えばエルビウム（Er）により構成されている。ソース・ドレイン電極１９は、チャネル層１３に対してショットキー接合する。埋め込み酸化膜１２上、且つソース・ドレイン電極１９及び側壁絶縁膜１８の側面上に層間絶縁膜２０が形成されている。ここで、層間絶縁膜２０の上面とソース・ドレイン電極１９の上面とは略同一平面にある。
【００１８】
次に、図１に示したｎＭＯＳＦＥＴの製造方法を説明する。図２〜図９は、図１に示す半導体装置の製造工程を示す図である。図２（ａ）〜図９（ａ）はそれぞれ平面図、図２（ｂ）〜図９（ｂ）はそれぞれゲート長方向の断面図である。
【００１９】
図２に示すように、ＳＯＩ層の厚さが２０ｎｍ程度のＳＯＩ基板を用意する。ＳＯＩ層を島状に加工し、チャネル層１３を形成する。図３に示すように、チャネル層１３上にゲート絶縁膜１５，ポリシリコン膜１６，及びキャップ絶縁膜１７を積層する。ゲート絶縁膜１５，ポリシリコン膜１６，及びキャップ絶縁膜１７をゲート電極１６形状にパターニングする。ゲート絶縁膜１５，ゲート電極１６，及びキャップ絶縁膜１７の側面上に１０ｎｍ程度の側壁絶縁膜１８を形成する。
【００２０】
図４に示すように、全面に層間絶縁膜２０を堆積した後、ＣＭＰ法により表面を平坦化する。ＣＭＰ時、キャップ絶縁膜１７が露出するまで行う。図５に示すように、リソグラフィ法とＲＩＥ法とにより、ソース・ドレイン電極が形成される領域の層間絶縁膜２０を除去し、ホール２１を形成する。マスクとなる開口を有するレジストパターンの形成は、ゲート電極を横切るように形成すればよい。層間絶縁膜２０のエッチング条件を最適化することにより、側壁絶縁膜１８とキャップ絶縁膜１７を削らず、層間絶縁膜２０を選択エッチングすることが可能である。図６に示すように、レジストパターンを除去した後、チャネル層１３を選択エッチングする。ここまでの工程で、チャネル層１３の側面が側面の一部であるホール２１が形成される。
【００２１】
図７に示すように、ホール２１内に露出するチャネル層１３の側面に１ｎｍ程度の膜厚のシリコン窒化膜１４を形成する。シリコン窒化膜１４は、アンモニア雰囲気中で７００℃でアニール処理してチャネル層１３の表面を窒化して形成される。
【００２２】
図８に示すように、全面に、低仕事関数のメタルとして例えばエルビウム（Er）２２を３００ｎｍ程度堆積する。図９に示すように、ソース・ドレイン電極１９を形成するために、硝酸エッチングや、過酸化水素水と硫酸の混合液や、ＣＭＰにより、エルビウム２２をエッチバックし、平坦化する。
【００２３】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００２４】
なお、本実施形態では、チャネル層１３の側面に絶縁膜としてシリコン窒化膜１４を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、同様の効果を得ることが出来る。
【００２５】
以上のように、本実施形態によれば、以下の効果が得られる。
【００２６】
フェルミ・レベル・ピンニング効果を抑えた低いコンタクト抵抗のショットキーソース／ドレイントランジスタを容易な製造プロセスで形成できる。すなわち、ソース、ドレインがメタル材料で形成されるため、不純物拡散層からなるソース／ドレイン形成のためのイオン注入、高温熱工程がないから、プロセスが簡略化され、またHigh−ｋゲート絶縁膜が結晶化しにくい。すなわち、ゲート電極１６，ソース・ドレイン電極１９がセルフアラインで形成できるので、トランジスタの微細化が可能になる。
【００２７】
なお、上記実施形態では、ＳＯＩ基板にｎＭＯＳＦＥＴを形成する場合を説明したが、図１０に示すように、シリコン単結晶基板３１にｎＭＯＳＦＥＴを形成することも可能である。なお、図１０において、２３はＳＴＩ領域である。また、ソース・ドレイン電極の材料を変更すれば、ｐＭＯＳＦＥＴを形成することも可能である。
【００２８】
（第２の実施形態）
本実施形態では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組み合わせたＣＭＯＳＦＥＴの製造方法を説明する。
【００２９】
図１１（ａ）〜（ｄ）は、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００３０】
図１１（ａ）に示す構造は、第１の実施形態で図２〜図７を参照して説明した工程と同様な工程を経て形成される。紙面左側がｎＭＯＳＦＥＴ領域、紙面右側がｐＭＯＳＦＥＴ領域である。なお、符号４１はｐ型支持基板である。
【００３１】
図１１（ｂ）に示すように、ホール２１内にエルビウム１９を埋め込み形成する。次いで、図１１（ｃ）に示すように、ｎＭＯＳ領域の表面に絶縁膜２４を形成する。ｐＭＯＳＦＥＴ領域のエルビウム１９を除去してホール２１を露出させ、ｎＭＯＳ領域のみにエルビウム１９を残して第１のソース・ドレイン電極１９を形成する。ｐＭＯＳ領域のエルビウム１９は硝酸エッチングや、過酸化水素水と硫酸の混合液で除去する。
【００３２】
図１１（ｄ）に示すように、絶縁膜２４を除去した後、ｐＭＯＳＦＥＴ領域のホール２１内に第２のソース・ドレイン電極４９を埋め込み形成する。第２のソース・ドレイン電極４９は、全面に高仕事関数のメタル（例えばプラチナ（Ｐｔ））を３００ｎｍ程度堆積し、王水（塩酸と硝酸の混合液）エッチングやＣＭＰでＰｔをエッチバック平坦化して、形成される。
【００３３】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００３４】
以上のように、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴそれぞれのソース・ドレイン電極に適した材料を用いたＣＭＯＳＦＥＴを容易に形成することができる。
【００３５】
（第３の実施形態）
図１２（ａ）〜（ｄ）は、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００３６】
図１２（ａ）示すように、ＳＯＩ層の表面面方位が（１１１）であるＳＯＩ層５３に対して、第１の実施形態で図２〜図５を参照して説明した工程を適用する。
【００３７】
図１２（ｂ）に示すように、ＫＯＨ溶液により、ＳＯＩ層５３をエッチングする。ＫＯＨ溶液を用いると、側面形状が順テーパー形状のホール５１が形成される。 図１２（ｃ）に示すように、ホール５１に露出するチャネル層５３の側面をアンモニア雰囲気、７００℃程度でアニール窒化し、１ｎｍ以下のＳｉＮ膜５４を絶縁膜として形成する。図１２（ｄ）に示すように、ホール２１，５１内にエルビウムを埋め込み、平坦化処理を行ってソース・ドレイン電極１９を形成する。ここで、基板の主面に平行な方向におけるチャネル層５３の断面は、基板からゲート電極１６にかけて小さくなっている。
【００３８】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００３９】
本実施形態では、ＳＯＩ側壁を順テーパー形状にすることにより、ショートチャネル効果が抑えられるため、トランジスタをさらに微細化できる。
【００４０】
なお、本実施形態ではチャネル層５３の側面に絶縁膜としてシリコン窒化膜５４を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、効果を得ることが出来る。
【００４１】
（第４の実施形態）
図１３（ａ）〜（ｄ）は、本発明の第４の実施形態に係わる半導体装置の製造工程を示す断面図である。
【００４２】
図１３（ａ）に示す構造は、第１の実施形態で図２〜図６を参照して説明した工程と同様な工程を経て形成される。図１３（ｂ）に示すように、チャネル層１３に対してＣＤＥを行い、チャネル層の側面を後退させる。この場合にも、基板の主面に平行な方向におけるチャネル層１３の断面は、基板からゲート電極１６にかけて小さくなっている。図１３（ｃ）に示すように、チャネル層１３の側面にシリコン窒化膜１４を絶縁膜として形成する。図１３（ｄ）に示すように、ホール２１内にソース・ドレイン電極１９を埋め込み形成する。この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレイン電極およびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００４３】
本実施形態では、チャネル層の側面を後退させたことにより、ゲートとソース・ドレインのオーバーラップを増加させることができるため、トランジスタをさらに高駆動力化できる。
【００４４】
（第５の実施形態）
図１４（ａ）〜図１５（ｆ）は、本発明の第５の実施形態のＮＭＯＳＦＥＴの製造工程を示す鳥瞰図である。本実施形態では、３次元構造トランジスタ（FinFET）にも本発明が適用できることを説明する。
【００４５】
まず、図１４（ａ）に示すように、ＳＯＩ層の厚さが１００ｎｍ程度のＳＯＩ基板を用意する。埋め込み酸化膜７１上にリソグラフィとエッチングにより、高さ１００ｎｍ程度、横方向厚さ１０ｎｍ程度のＳｉ−Ｆｉｎ７２を形成する。
【００４６】
図１４（ｂ）に示すように、図示されないゲート絶縁膜（例えばＨｆＯ2などのHigh−ｋ膜）形成後、膜厚１５０ｎｍ程度のポリシリコン膜及びシリコン窒化膜を積層する。シリコン窒化膜及びポリシリコン膜をパターニングし、ゲート長が２０ｎｍのゲート電極７３及びキャップ絶縁層７４を形成する。ゲート電極７３及びキャップ絶縁層７４の側面上に７ｎｍ程度の側壁絶縁膜７５を形成する。側壁絶縁膜７５は、シリコン窒化膜を全面に堆積した後、異方性エッチングを行うことにより形成される。側壁絶縁膜７５は、Ｓｉ−Ｆｉｎ７２の側面上にも若干形成される。
【００４７】
図１４（ｃ）に示すように、全面に層間絶縁膜７６を堆積し、ＣＭＰ法を用いて層間絶縁膜７６の表面を平坦化する。ＣＭＰは、キャップ絶縁層７４（ＳｉＮ膜）が露出するまで行う。図１５（ｄ）に示すように、ソース・ドレイン領域の層間絶縁膜７６を選択除去し、溝を形成する。続いて、溝内のＳｉ−Ｆｉｎ７２をＲＩＥによって除去する。溝の内部が、ソース・ドレイン電極が形成される領域である。
【００４８】
図１５（ｅ）に示すように、溝内に露出するＳｉ−Ｆｉｎ７２の表面に、絶縁膜として１ｎｍ程度の膜厚のシリコン窒化膜７７を形成する。このシリコン窒化膜７７は、例えばアンモニア雰囲気中で、７００℃程度でアニールすることにより形成される。
【００４９】
図１５（ｆ）に示すように、溝内にエルビウムを埋め込み、平坦化処理することにより、ソース・ドレイン電極７８を形成する。
【００５０】
この後は通常のＬＳＩ製造プロセスと同様である。すなわち、層間絶縁膜等をＣＶＤで堆積し、ソース／ドレインおよびゲート電極上にコンタクトホールを開孔し、上層金属配線（例えばＡｌ配線）をデュアルダマシン法にて形成する(図示せず)。
【００５１】
なお、本実施形態では、チャネル層７２の側面に絶縁膜としてシリコン窒化膜７７を１ｎｍ程度の膜厚で形成する場合を説明したが、１原子層（シリコン窒化膜では０．１５ｎｍ程度）以上且つ１ｎｍ以下で形成することによって、ピンニング効果を抑制することができる。また、シリコン窒化膜に限定されず、シリコン酸化膜、シリコン酸窒化膜であっても、効果を得ることが出来る。
【００５２】
以上のように、本実施形態によれば、以下の効果が得られる。
【００５３】
フェルミ・レベル・ピンニング効果を抑えた低いコンタクト抵抗のショットキーソース／ドレイン−ＦｉｎＦＥＴを容易な製造プロセスで形成できる。つまり、ソース、ドレインがメタル材料で形成されるため、不純物拡散層からなるソース／ドレイン形成のためのイオン注入、高温熱工程がないから、プロセスが簡略化され、またHigh-kゲート絶縁膜が結晶化しにくい。
【００５４】
ゲート電極−ソース／ドレインがセルフアラインで形成できるので、トランジスタの微細化が可能になる。
【００５５】
Ｆｉｎ側面にイオン注入する必要がないため、ソース／ドレイン形成のプロセスが簡略化される。
【００５６】
なお、本発明は、上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００５７】
【図１】第１の実施形態に係わるｎＭＯＳＦＥＴの構成を示す平面図及び断面図。
【図２】第１の実施形態に係わる半導体装置の製造工程を示す平面図及び断面図。
【図３】図２に続く製造工程を示す平面図及び断面図。
【図４】図３に続く製造工程を示す平面図及び断面図。
【図５】図４に続く製造工程を示す平面図及び断面図。
【図６】図５に続く製造工程を示す平面図及び断面図。
【図７】図６に続く製造工程を示す平面図及び断面図。
【図８】図７に続く製造工程を示す平面図及び断面図。
【図９】図８に続く製造工程を示す平面図及び断面図。
【図１０】第１の実施形態の変形例に係わるｎＭＯＳＦＥＴの構成を示す断面図。
【図１１】第２の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１３】第４の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第５の実施形態に係わるＮＭＯＳＦＥＴの製造工程を示す鳥瞰図。
【図１５】図１４に続く製造工程を示す鳥瞰図。
【符号の説明】
【００５８】
１１…ｎ型シリコン基板又はウェル，１２…埋め込み酸化膜，１３…シリコン層（チャネル層），１４…シリコン窒化膜，１５…ゲート絶縁膜，１６…ゲート電極（ポリシリコン膜），１７…キャップ絶縁膜，１８…側壁絶縁膜，１９…ソース・ドレイン電極，２０…層間絶縁膜，２１…ホール，２２…エルビウム。
【特許請求の範囲】
【請求項１】
基板上に形成された島状のチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル層の一方向に対向する両側面上に形成された絶縁膜と、
前記絶縁膜の側面上に形成された金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の一方向に対向する両側面上に形成された側壁絶縁膜を更に具備し、
前記ソース及びドレイン電極は、前記側壁絶縁膜の側面上にも形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース及びドレイン電極の側面上に形成された層間絶縁膜を更に具備し、
前記層間絶縁膜の上面と前記ソース電極及びドレイン電極の上面とは略同一平面にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネル層の前記一方向に対向する両側面は、前記ゲート電極の前記一方向に対向する両側面の位置よりも内側に形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
絶縁体上に形成され、対向する二対の側面を有する直方体状のチャネル層と、
前記チャネル層の上面上及び前記チャネル層の二対の側面の一方の一対の側面上に設けられたゲート絶縁膜と、
前記チャネル層の二対の側面の他方の一対の側面上にそれぞれ設けられた絶縁膜と、
前記絶縁膜上に設けられた金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする半導体装置。
【請求項６】
基板上に島状の半導体材料からなるチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜及びゲート電極を形成する工程と、
前記基板上に前記ゲート絶縁膜及びゲート電極の周囲を囲う層間絶縁膜を形成する工程と、
前記ゲート電極を挟むように、側壁の一部が前記チャネル層で構成された一対のホールを形成する工程と、
前記ホールの側壁を構成するチャネル層の表面上に絶縁膜を形成する工程と、
前記ホール内に金属材料を埋め込むことによって、ソース電極及びドレイン電極を形成する工程を具備してなることを特徴とする半導体装置の製造方法。
【請求項１】
基板上に形成された島状のチャネル層と、
前記チャネル層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記チャネル層の一方向に対向する両側面上に形成された絶縁膜と、
前記絶縁膜の側面上に形成された金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の一方向に対向する両側面上に形成された側壁絶縁膜を更に具備し、
前記ソース及びドレイン電極は、前記側壁絶縁膜の側面上にも形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース及びドレイン電極の側面上に形成された層間絶縁膜を更に具備し、
前記層間絶縁膜の上面と前記ソース電極及びドレイン電極の上面とは略同一平面にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネル層の前記一方向に対向する両側面は、前記ゲート電極の前記一方向に対向する両側面の位置よりも内側に形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
絶縁体上に形成され、対向する二対の側面を有する直方体状のチャネル層と、
前記チャネル層の上面上及び前記チャネル層の二対の側面の一方の一対の側面上に設けられたゲート絶縁膜と、
前記チャネル層の二対の側面の他方の一対の側面上にそれぞれ設けられた絶縁膜と、
前記絶縁膜上に設けられた金属材料からなるソース電極及びドレイン電極とを具備してなることを特徴とする半導体装置。
【請求項６】
基板上に島状の半導体材料からなるチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜及びゲート電極を形成する工程と、
前記基板上に前記ゲート絶縁膜及びゲート電極の周囲を囲う層間絶縁膜を形成する工程と、
前記ゲート電極を挟むように、側壁の一部が前記チャネル層で構成された一対のホールを形成する工程と、
前記ホールの側壁を構成するチャネル層の表面上に絶縁膜を形成する工程と、
前記ホール内に金属材料を埋め込むことによって、ソース電極及びドレイン電極を形成する工程を具備してなることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００６−５４４２３（Ｐ２００６−５４４２３Ａ）
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願番号】特願２００５−１１３４８２（Ｐ２００５−１１３４８２）
【出願日】平成１７年４月１１日（２００５．４．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年２月２３日（２００６．２．２３）
【国際特許分類】
【出願日】平成１７年４月１１日（２００５．４．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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