【課題】 本発明は、耐熱性に優れた半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 第１の発明の半導体装置は、第１導電型の半導体層と、第１導電型の半導体層上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成され、Ruからなる第１の金属の結晶粒および第１の金属の結晶粒の粒界に偏析したW、Ni、Mo、Rh、Pd、Re、IrおよびPtからなる群から選ばれる第２の金属を有する第１のゲート電極と、第１のゲート絶縁膜をゲート長方向に挟む第１導電型の半導体層に形成された第１のソース・ドレイン領域と、を備えることを特徴とする。 （もっと読む）

【課題】 ポリメタルゲート構造及びデュアルゲート構造のゲート電極を有する半導体装置において、ポリシリコン層中の不純物の相互拡散を防止すると共に、Ｎ型ポリメタルゲート電極とＰ型ポリメタルゲート電極の抵抗を共に低くすることが可能な半導体装置の製造方法を提供する。
【解決手段】 Ｐ型ポリメタルゲート電極１０ｐが、Ｐ型ポリシリコン層１０４ｐと、Ｐ型ポリシリコン層１０４ｐ上に不連続に配置された複数のタングステンシリサイド（ＷＳｉ_２）粒子１０５ｇからなるＷＳｉ_２層１０５と、ＷＳｉ_２層１０５の不連続部分に露出したＰ型シリコン層１０４ｐ上及びＷＳｉ_２層１０５（ＷＳｉ_２粒子１０５ｇ）表面に連続的に形成されたシリコン膜１０６と、窒化タングステン（ＷＮ）層１０７と、タングステン（Ｗ）層１０８とを備えて構成される。 （もっと読む）

【課題】 ＭＩＳＦＥＴを有する半導体装置の性能を向上させる。
【解決手段】 半導体基板１のｐ型ウエル７上にゲート絶縁膜８を介してゲート電極１５が形成され、ｐ型ウエル７にはソース・ドレインとしてのｎ^＋型半導体領域３５が形成されている。ゲート電極１５の両側壁上にはオフセットスペーサ２３を介してサイドウォールスペーサ３３が形成され、サイドウォールスペーサ３３の側面３４ａには凹部３４ｂが形成されている。ゲート電極１５上およびｎ^＋型半導体領域３５上に金属シリサイド膜４３ａ，４３ｂが形成され、金属シリサイド膜４３ａはゲート電極１５の上面上だけでなく、サイドウォールスペーサ３３の側面３４ａうちの凹部３４ｂよりも上部の領域上にも延在している。金属シリサイド膜４３ｂは、ｎ^＋型半導体領域３５の上に形成されている。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、ｐチャネル領域５ａを挟むように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域６ａと、ｐチャネル領域５ａ上にゲート絶縁膜７ａを介して形成され、ポリシリコン層１０ａと、ポリシリコン層１０ａとゲート絶縁膜７ａとの界面近傍に形成された金属含有層９ａとを含むゲート電極８ａと、ｎチャネル領域５ｂを挟むように所定の間隔を隔てて形成された一対のｐ型のソース／ドレイン領域６ｂと、ｎチャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成され、ポリシリコン層１０ｂと、ポリシリコン層１０ｂとゲート絶縁膜７ｂとの界面近傍に形成された金属含有層９ｂとを含むゲート電極８ｂとを備えている。また、金属含有層９ａおよび９ｂは、ＰｔおよびＴａＮを含む。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａは、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成された金属含有層９ａと、金属含有層９ａ上に形成され、ゲート絶縁膜７ａの金属含有層９ａにより覆われていない部分に接触する下部ポリシリコン層１０ａとを含み、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂは、ゲート絶縁膜２７ａを部分的に覆うように形成された金属含有層２９ａと、金属含有層２９ａ上に形成され、ゲート絶縁膜２７ａの金属含有層２９ａにより覆われていない部分に接触する下部ポリシリコン層３０ａとを含み、ゲート電極８ａおよびゲート電極８ｂは、互いに異なる金属（ＨｆおよびＰｔ）を含む。 （もっと読む）

【課題】動作電圧の変動が少なく、正常に動作する半導体装置を提供すること。
【解決手段】表面チャネル型ｎＭＯＳＦＥＴ構造を備えたトランジスタ構造および表面チ
ャネル型ｐＭＯＳＦＥＴ構造を有備えたトランジスタ構造を有するデュアルゲート型周辺
トランジスタと、リセスチャネル構造を備えたｎＭＯＳＦＥＴ構造を有するセルトランジ
スタと、を含む半導体装置であって、前記セルトランジスタ中のゲート電極を構成するＮ
型ポリシリコン層に含まれるＮ型不純物の濃度が、略一定である半導体装置。 （もっと読む）

【課題】ゲート電極にシリサイドを使用し、ゲート絶縁膜に高誘電率ゲート絶縁膜を使用する半導体装置において、高誘電率ゲート絶縁膜近傍やゲートエッジに高誘電率ゲート絶縁膜／シリコン界面が生じない半導体装置の製造方法を得ること。
【解決手段】基板上にゲート絶縁膜と多結晶シリコン膜の積層体を形成する工程と、積層体の側壁に第１のサイドウォールを形成する工程と、第１のサイドウォールの周囲に第２のサイドウォールを形成する工程と、積層体の下方のチャネル領域を挟んだ領域にソース／ドレイン領域を形成する工程と、第１のサイドウォールを除去して、積層体と第２のサイドウォールとの間に空隙を生成する工程と、多結晶シリコン膜をシリサイド化させるための金属膜を、空隙を満たすように基板上に形成し、該金属膜を多結晶シリコン膜に拡散させて、多結晶シリコン膜全体をシリサイド膜にする工程と、を含む。 （もっと読む）

一態様では、シリコン層（112'）に第１の熱処理を施し、このシリコン層（112'）上に金属積層体（110'）を形成し、この金属積層体に第２の熱処理を施すことによって、トランジスタのゲートを形成する。第１の熱処理は、急速熱アニールステップを含み、第２の熱処理は、急速窒化ステップを含む。本発明により得られたるゲートは、シリコン層と金属積層体との間で比較的低い界面接触抵抗を示し、そのため、このゲートを高速デバイスで使用すると有利である。
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【課題】集積回路の信頼性を損なうことなく、微細化を促進できる絶縁ゲート型電界効果トランジスタを備えた半導体集積装置およびその製造方法を提供できる。
【解決手段】半導体集積装置は、半導体基板２１内から半導体基板上面に突出して設けられた、前記半導体基板に素子領域を区画する素子分離絶縁膜ＳＴＩと、前記素子領域上に設けられたゲート絶縁膜３１と、前記ゲート絶縁膜上に設けられたゲート電極３２と、前記ゲート電極の両側に位置する前記半導体基板内に設けられたソース／ドレイン領域Ｓ／Ｄと、前記ゲート電極上に設けられた絶縁膜３４と、前記絶縁膜を貫通し、前記ゲート電極に接触するコンタクト配線３５とを備え、前記ゲート電極が有する側壁のうちの２つの相対した側壁が前記素子分離絶縁膜に接し、前記ゲート電極のゲート幅が前記素子分離絶縁膜によって規定されている絶縁ゲート型電界効果トランジスタＴＲを複数具備する。 （もっと読む）

【課題】共通中間電極１０９の電位が、いわゆる電界効果型トランジスタのサブスレッショルド領域にある場合が多く発生するので、ソース１０１とドレイン１０３の間を流れる電流が大きくなり、結果として消費電力が増加する。
【解決手段】共通中間電極５と、共通中間電極５に複数のキャパシタを介して接続された複数の入力ゲート電極９と、共通中間電極５と接続された閾値素子５３とからなる加算素子５１であって、入力ゲート電極９の少なくとも一部が電圧発生器３１に接続されているので、非使用時の電力消費を抑制することができる。 （もっと読む）

【課題】素子特性を向上させることができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、凸形状の半導体素子領域２３を有する基板２１と、素子領域２３の上面及び側面に形成されたゲート電極と、素子領域２３を被覆し且つコンタクトホールが設けられた絶縁膜４１と、コンタクトホールを埋め込み且つ素子領域２３と接触した第１及び第２コンタクト配線４３とを具備し、素子領域２３内にはソース領域４７とドレイン領域４８とが互いから離間して及び第１及び第２コンタクト配線４３とそれぞれ接触して設けられ、少なくとも一方のコンタクト配線４３は素子領域２３の上面の一部と側面の一部との双方に接触し、そのコンタクト配線４３と接触したソース領域４７またはドレイン領域４８の厚さはコンタクト配線４３と接触していない位置に比べコンタクト配線４３と接触した位置でより厚い。 （もっと読む）

ゲート絶縁膜に高誘電率膜を用いるＭＯＳＦＥＴにおいて、基板−高誘電率膜間の低誘電率層（シリコン酸化膜）を増大させないようにするために、基板（１）上に高誘電率膜（３）、拡散バリア層（４）を堆積した後、高誘電率膜（３）の膜質改善のための熱処理を行う。次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極（６）を形成する。このエッチング工程において、高誘電率膜３）はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層（８）でゲート部を含む全面を被覆して熱処理を行う。その後、ソース・ドレイン領域となる不純物拡散層を形成する。
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ポリメタルゲートを構成する高融点金属膜の洗浄工程における欠けを防止し、装置の特性を向上させ、また、洗浄効率を向上させるため、基板１上の低抵抗多結晶シリコン膜９ａ、ＷＮ膜９ｂおよびＷ膜９ｃを、窒化シリコン膜１０をマスクにドライエッチングし、これらの膜よりなるゲート電極９を形成し、ウエットハイドロゲン酸化により薄い酸化膜９ｄを形成した後、ＲＰＮ法を用いて窒化処理を行い、ゲート電極の側壁から露出したＷ膜９ｃをＷＮ膜９ｅとする。その結果、その後の洗浄工程、例えば、ｎ⁻型半導体領域１１やｐ⁻型半導体領域１２の形成時に行われる、１）レジスト膜のホトリソグラフィー工程、２）不純物の注入工程、３）レジスト膜の除去工程および４）基板表面の洗浄工程が繰り返し行われても、Ｗ膜９ｃの欠けを防止でき、また、洗浄液としてＵ洗浄液やフッ酸系の洗浄液のような強い洗浄液を用いることができる。
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【課題】 半導体装置のシリサイド膜の製造方法が開示される。
【解決手段】 まず、第１シリサイド膜を形成する。そして、前記第１シリサイド膜のうち、不連続部分がある場合、前記不連続部分に金属物質を選択的蒸着して、前記金属物質によって電気的に連結された第２シリサイド膜を形成する。前述した方法は、８０ｎｍ以下のデザインルールを有する半導体ゲート電極上に不連続部分を含まないシリサイド膜を形成することができるのみならず、不連続部分を連結する工程で追加熱処理工程を行わなくても良いので、トランジスタの特性劣化を防止することができる。 （もっと読む）

【課題】 低抵抗のゲート電極配線を形成することが可能な半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板上の所定領域にポリシリコン層を形成する工程と、前記ポリシリコン層の上面と、側壁の少なくとも一部が露出するように、第１の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層上に第１の金属膜を形成し、前記ポリシリコン層の少なくとも一部をシリサイド化する工程と、前記第１の絶縁膜を除去した後、前記ポリシリコン層の上面及び前記半導体基板の所定領域が露出するように第２の絶縁膜を形成する工程と、少なくとも露出した前記ポリシリコン層及び前記半導体基板上に、第２の金属膜を形成し、前記ポリシリコン層及び前記半導体基板の少なくとも一部をシリサイド化する工程を備える。 （もっと読む）

基板（20）上に形成された高耐圧P型MOSデバイス（12）は、第２極性タイプのエピタキシャル層（22）内に形成された第１極性タイプのHVウエル（26）を有し、該基板上において少なくとも部分的にHVウエルの上部に１対のフィールド酸化領域（32、34）を有している。絶縁ゲート（40、42）が該基板上においてフィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部（50、52、60、62）がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域（66）がHVウエル内において両ゲートの内側端部の間に自己アラインメントして形成されている。第２極性タイプのドリフト領域（68）がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域（104）を有し、これは第２極性タイプのドレイン領域（110）を含んでいる。
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非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
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【課題】 ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】 ソース／ドレイン領域の一方になり、かつビット線にもなる第１の不純物拡散層２４の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】 従来のＭＯＳＦＥＴデバイスに比べてＧＩＤＬ電流が小さい低ＧＩＤＬ電流ＭＯＳＦＥＴデバイス構造を提供する。
【解決手段】 ＭＯＳＦＥＴデバイス構造は、縁部がソース／ドレイン拡散にわずかに重なる場合（８２）がある中央ゲート導体と、薄い絶縁性の拡散バリア層によって中央ゲート導体から分離した側方ウイング・ゲート導体とを含む。また、側方ウイング・ゲート導体の左右の横方向の縁部が、前記ソース拡散領域および前記ドレイン拡散領域の一方に重なる場合（８０）も含まれる。 （もっと読む）