半導体装置
【課題】素子特性を向上させることができる半導体装置を提供する。
【解決手段】本発明の半導体装置は、凸形状の半導体素子領域２３を有する基板２１と、素子領域２３の上面及び側面に形成されたゲート電極と、素子領域２３を被覆し且つコンタクトホールが設けられた絶縁膜４１と、コンタクトホールを埋め込み且つ素子領域２３と接触した第１及び第２コンタクト配線４３とを具備し、素子領域２３内にはソース領域４７とドレイン領域４８とが互いから離間して及び第１及び第２コンタクト配線４３とそれぞれ接触して設けられ、少なくとも一方のコンタクト配線４３は素子領域２３の上面の一部と側面の一部との双方に接触し、そのコンタクト配線４３と接触したソース領域４７またはドレイン領域４８の厚さはコンタクト配線４３と接触していない位置に比べコンタクト配線４３と接触した位置でより厚い。
【解決手段】本発明の半導体装置は、凸形状の半導体素子領域２３を有する基板２１と、素子領域２３の上面及び側面に形成されたゲート電極と、素子領域２３を被覆し且つコンタクトホールが設けられた絶縁膜４１と、コンタクトホールを埋め込み且つ素子領域２３と接触した第１及び第２コンタクト配線４３とを具備し、素子領域２３内にはソース領域４７とドレイン領域４８とが互いから離間して及び第１及び第２コンタクト配線４３とそれぞれ接触して設けられ、少なくとも一方のコンタクト配線４３は素子領域２３の上面の一部と側面の一部との双方に接触し、そのコンタクト配線４３と接触したソース領域４７またはドレイン領域４８の厚さはコンタクト配線４３と接触していない位置に比べコンタクト配線４３と接触した位置でより厚い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＭＯＳ形トランジスタの改良された構造に関する。
【背景技術】
【０００２】
従来、ＭＯＳ集積回路、特にＭＯＳ形トランジスタでは、素子を微細化することによって集積度のみならず、回路動作の高速化、低消費電力化が図られてきた。従来の平面的な構造を有するＭＯＳ形トランジスタの断面を図２２に示す。このＭＯＳ形トランジスタは、図２２に示すように、半導体基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３が形成されており、フィールド酸化膜１０４により素子分離がなされている。
【０００３】
このような構造においては、素子の微細化が進むにしたがって、問題が生じてきている。その代表的な要因としてゲート絶縁膜１０２の膜厚と半導体基板１０１中の不純物濃度が挙げられる。ゲート絶縁膜１０２の膜厚に関しては、素子の微細化にともなって薄くなってきているが、膜厚が４ｎｍ以下になると直接なトンネリング現象が起こり、ゲート電流が半導体基板１０１に流れてしまうので、安定に回路動作が行われないという問題がある。
【０００４】
また、不純物濃度に関しては、素子の微細化にともなって高くなってきているが、基板濃度が１０18ｃｍ-3を超える付近から、ソース・ドレイン拡散層と半導体基板１０１との間にトンネリングによるリーク電流が流れるという問題がある。したがって、従来の平面的な構造を有するＭＯＳ形トランジスタは、ゲート絶縁膜の膜厚や半導体基板の不純物濃度、また短チャネル効果の制約から、ゲート長０．１μｍ以下に微細化することが難しいと考えられる。
【０００５】
上記の問題を考慮して、さらなる素子の微細化を進めるために、図２３（Ａ）及び図２３（Ｂ）に示す構造を有するＭＯＳ形トランジスタが提案されている（例えば、特許文献１及び２）。このＭＯＳ形トランジスタは、半導体基板５に素子分離領域となる溝を形成することにより凸部１０５ａを形成し、その溝内に絶縁膜等を介して多結晶ポリシリコン膜または直接シリコン酸化膜１１０を埋め込み、凸部１０５ａの上部及び側部に形成したゲート絶縁膜１０９を介してゲート電極１０６を形成し、そのゲート電極１０６をマスクとしてソース領域１０７及びドレイン領域１０８を形成することにより構成されている。このような構成を有するＭＯＳ形トランジスタ（以下、凸形トランジスタと省略する）は、カットオフ特性が良好である。
【０００６】
また、この凸形トランジスタにおいては、素子領域の凸部１０５ａをゲート電極から伸びる空乏層によりすべて空乏化するように、凸部１０５ａの幅を設定することにより、チャネルポテンシャルに対するゲート電極への影響を増大させることができ、結果としてドレイン電極の影響を抑えて短チャネル効果を抑制することができる。さらに、この凸形トランジスタにおいては、電流が凸部１０５ａ表面を流れるため、側面の電流も利用することができるので、通常の平面的な構造を有するＭＯＳ形トランジスタよりも大きな電流を流すことができる。
【特許文献１】特開昭６４−４２１７６号公報
【特許文献２】特開昭６４−２７２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の凸形トランジスタにおいては、以下のような問題がある。すなわち、第１に、閾値の決定において、チャネル幅に依存される。このため、閾値制御の自由度が小さい。特に、チャネル幅が広い場合には、側部の寄生トランジスタが動作するために、電流と電圧との関係を示す特性図においてハンプ（こぶ）が生じる。
【０００８】
第２に、ゲート電極１０６で被われていない凸部１０５ａの領域、すなわちゲート電極１０６で取り囲まれる凸部の領域よりも深い領域では、ゲート電極１０６により制御することができないので、ソース領域１０７及びドレイン領域１０８の間でパンチスルー現象による短チャネル効果が生じる。このため、ゲート長の微細化が困難となる。
【０００９】
第３に、上記ゲート電極１０６で取り囲まれる凸部の領域よりも深い領域では、ドレイン電圧を増大させたとき、ドレイン領域１０８から伸びる電気力線が、ソース領域１０７の方向に向かい、ゲート電極１０６だけではドレイン電圧によるチャネルポテンシャルの変動を充分に抑えることができない。特に、短チャネルの場合には、ソース領域１０７−ドレイン領域１０８方向のゲート電極１０６の幅Ｌが短いために、それほど素子特性が向上しない。
【００１０】
本発明はかかる点に鑑みてなされたものであり、パンチスルー現象による短チャネル効果を抑制することができる半導体装置を提供することを目的とする。また、本発明は、素子特性を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられた第１の導電型のソース領域及びドレイン領域とを具備し、凸形状を有する部分の内部であって前記チャネル領域の下に形成され、前記チャネル領域の濃度よりも高い濃度で第２の導電型の不純物が含まれる高濃度不純物領域を有することを特徴とする半導体装置を提供する。
【００１２】
本発明の第２の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域とを具備し、前記素子領域の上面に構成されるトランジスタの特性と前記素子領域の側面に構成されるトランジスタの特性が異なることを特徴とする半導体装置を提供する。例えば、本発明の第２の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して設けられ、前記素子領域の上面と前記素子領域の側面との間で、前記ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、及びゲート電極の材料からなる群より選ばれる少なくとも１つが互いに異なっていることを特徴とする半導体装置を提供する。
【００１３】
本発明の第３の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面及び側面に設けられた第１の導電型のソース領域及びドレイン領域とを具備し、前記素子領域の上面及び側面に形成されたソース領域及びドレイン領域が前記素子領域内部において互いに接触しないことを特徴とする半導体装置を提供する。
【００１４】
本発明の第４の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域とを具備し、前記ドレイン領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、前記凸形状の素子領域の幅Ｗが以下の式（Ｉ）を満足することを特徴とする半導体装置を提供する。
【００１５】
Ｗ≦２√２（εS ・φF ／ｑ・Ｎsub）1/2…（Ｉ）
（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）
本発明の第５の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域と、前記ドレイン領域の側部を覆うように形成され、前記ゲート電極の電位と同じ電位に設定可能な電極とを具備することを特徴とする半導体装置を提供する。例えば、本発明の第５の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して設けられ、前記ゲート電極は前記素子領域のうち前記ソース領域と前記ドレイン領域との間に介在した第１部分の上面及び側面と前記ドレイン領域が設けられた第２部分の側面とを覆うように形成されていることを特徴とする半導体装置を提供する。
【００１６】
本発明の第６の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、前記第１及び第２コンタクト配線の少なくとも一方は前記素子領域の上面の一部と側面の一部との双方に接触し、そのコンタクト配線と接触した前記ソース領域または前記ドレイン領域の厚さは前記コンタクト配線と接触していない位置に比べ前記コンタクト配線と接触した位置でより厚いことを特徴とする半導体装置を提供する。
【００１７】
本発明の第７の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、前記第１及び第２コンタクト配線のそれぞれの前記素子領域との接触部における径は前記素子領域の上面の幅よりも大きいことを特徴とする半導体装置を提供する。
【発明を実施するための最良の形態】
【００１８】
本発明において、半導体基板としては、シリコン基板や、絶縁層上にシリコン膜等の半導体膜を形成したＳＯＩ（Silicon On Insulator）基板等を用いることができる。ゲート絶縁膜の材料としては、ＳｉＯ2等を用いることができる。ゲート電極の材料としては、ポリシリコン、モリブデン、タングステン、ＭｏＳｉ2、ＷＳｉ2、ＴｉＳｉ2等を用いることができる。また、素子分離膜の材料としては、ＣＶＤ−ＳｉＯ2、ポリシリコン、ボロンリンガラス（ＢＰＳＧ）等を用いることができる。
【００１９】
本発明の第１及び第３の発明においては、ソース及びドレイン拡散層領域は、凸型素子領域の上部及び側部に不純物をドーピングすることにより形成される。この場合、凸型素子領域の側部から導入された不純物により形成されるソース及びドレイン拡散層領域は、凸型素子領域内部で互いに直接接触することなく、凸型素子領域上部から導入された不純物により形成されるソース及びドレイン拡散層領域により接続される。このような構造、すなわち凸型素子領域の上面及び側面にソース及びドレイン拡散層領域が形成された構造は、平面型トランジスタにおいて浅い拡散層が形成された構造と等価である。
【００２０】
第１及び第３の発明において、凸型素子領域内に不純物をドーピングする方法としては、凸型素子領域の斜め上方からのイオン注入法、気相拡散法、イオン注入法と固相拡散法との組み合わせ等の方法を挙げることができる。また、これらの方法の条件は、適宜設定する必要がある。
【００２１】
第１及び第３の発明においては、高濃度不純物領域は、凸形状を有する部分の内部であってチャネル領域の下に形成される。また、高濃度不純物領域は、ゲート電極よりも下方の素子領域に形成されていることが好ましい。この位置に高濃度不純物領域が存在することにより、ゲート電極下のドレイン領域からチャネル領域へ延びる空乏層を抑えることができると共に、凸型素子領域のチャネル部分の完全空乏化を実現することができる。これにより、ゲート電極下におけるパンチスルーを防止することができる。
【００２２】
第１及び第３の発明によれば、凸形状の素子領域上部及び側部からソース及びドレイン拡散層領域を形成することができるので、実効的な素子チャネル幅を広くしつつ、チャネル表面から浅い領域に拡散層を形成することができる。これにより、ゲート電極によりポテンシャル制御されにくいチャネル領域内中央部におけるパンチスルー耐圧を向上させることができる。
【００２３】
また、第１及び第３の発明によれば、ソース及びドレイン拡散層と逆の導電型の不純物をチャネル表面の濃度よりも高い濃度で含む高濃度不純物領域をチャネル領域中央部に形成するので、ゲート電極により制御されにくい比較的深い領域において、ドレイン電極からチャネル領域に延びる空乏層を抑えることができ、これにより短チャネル効果を抑制することができる。また、上記チャネル中央部におけるソース及びドレイン拡散層領域とチャネル領域とに接する部分に導入する不純物の種類や量を適宜選択することにより、拡散層と基板との間の接合容量の増加を防止することができる。
【００２４】
本発明の第２の発明において、トランジスタの特性とは、閾値や相互コンダクタンス等を意味する。また、素子領域の上面に構成されるトランジスタと、素子領域の側面に構成されるトランジスタとの間で前記特性が異なるようにするためには、ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、及びゲート電極の材料からなる群より選ばれた少なくとも１つを素子領域の上面及び側面において異なるように設定する。
【００２５】
本発明の第２の発明は、素子領域の上面に構成されるトランジスタの特性と前記素子領域の側面に構成されるトランジスタの特性が異なることを特徴としている。素子領域の上面に構成されるトランジスタと、素子領域の側面、具体的にはコーナー部に構成されるトランジスタの特性を変えることにより、全体のトランジスタに対して次のように作用する。
【００２６】
素子領域上面から側面にわたって形成されたゲート電極は、上面と側面の交わる部分、すなわちコーナー部において比較的大きな電界を及ぼす。この結果、素子領域のコーナー部には、平坦な上面に比べて伸びの大きい空乏層が生じる。チャネル領域の幅方向のそれぞれのコーナー部から伸びる空乏層が互に重なり合うと、ゲート電極の幅方向におけるチャネル領域の中央部の空乏層の深さは、素子領域上面のみにゲート電極が設けられた場合より深くなる。このような状態では、トランジスタ特性は、コーナー部に構成されるトランジスタにより支配される。
【００２７】
また、このコーナー部に構成されるトランジスタは、平坦部（上面）に構成されたトランジスタに比べて、ゲート電極の支配が大きく、チャネル部の電界が強いので、半導体基板バイアスの影響が現われにくくなる。したがって、空乏化が進んで側面から伸びる空乏層同士が接近すると、ゲート電圧の変化に対するチャネル領域の電界の変化が大きくなるので良好なカットオフ特性が得られる。なお、素子特性は、コーナー部から伸びる空乏層の長さと、他のコーナー部から伸びた空乏層との距離によって大きく変化してしまう。
【００２８】
このような動作原理のもとで、コーナー部と平坦部（上面）のゲート電極の支配力を別々に制御することにより、両方のトランジスタ特性が複合された素子特性、いわゆるハンプ特性が発生することなく、安定な回路動作を行うことができる。
【００２９】
本発明の第４及び第５の発明において、ドレイン領域の側部に形成する絶縁膜としては、酸化膜等を用いることができる。また、一定電位に保持された電極の材料としては、ポリシリコン等を用いることができる。
【００３０】
第４及び第５の発明において、一定電位に保持された電極がゲート電極と電気的に接続していることが好ましい。本発明の第４及び第５の発明は、ドレイン領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、凸形状の素子領域の幅ＷがＷ≦２√２（εS・φF／ｑ・Ｎsub）1/2（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足することを特徴としている。
【００３１】
素子領域の幅Ｗを上式を満足するように設定することにより、一定電位に保持された電極間の凸形状の部分はすべて空乏化する。また、ドレイン領域の側部に電気力線をシールドする電極を形成しているので、ドレイン領域から伸びる電気力線はソース領域方向に伸びず、ほとんど側部の電極で終端する。その結果、ドレイン電位によるチャネル領域の電位の低下は抑えられ、短チャネル効果を効果的に抑制することができる。
【００３２】
また、第４及び第５の発明においては、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面に設けられたソース領域及びドレイン領域と、前記ドレイン領域の側部を覆うように形成され、前記ゲート電極の電位と同じ電位に設定可能な電極とを具備する半導体装置を提供する。
【００３３】
この態様においても、ドレイン領域から伸びる電気力線を側部の電極で終端せしめることが可能であり、短チャネル効果を抑制することが可能である。
【００３４】
以下、本発明の実施例を図面を参照して具体的に説明する。
【００３５】
（実施例１）
図１は、本発明の第１の発明にかかる半導体装置の製造工程を説明するための図である。まず、図１（Ａ）に示すように、シリコン基板１上に、例えば熱酸化法によってシリコン酸化膜２を厚さ１０ｎｍ程度形成する。次いで、化学的気相成長法を用いてポリシリコン膜３を厚さ２００ｎｍ程度形成する。次いで、その上に同様に化学的気相成長法を用いてシリコン酸化膜４を厚さ２００ｎｍ程度形成する。さらに、その上にレジスト膜５を形成し、例えばフォトリソグラフィー法によりパターニングして所望の形状の素子分離領域を形成する。
【００３６】
次に、シリコン酸化膜４とポリシリコン膜３を、レジスト膜５をマスクとして、順次異方性エッチング法、例えば反応性イオンエッチング（ＲＩＥ）法を用いてエッチングして開口部６を加工し、レジスト膜５を剥離する。その後、図１（Ｂ）に示すように、開口部６におけるシリコン酸化膜２をＮＨ4Ｆ溶液等により除去する。次いで、シリコン酸化膜４をマスクとしてＲＩＥ等の異方性エッチング法を用いて素子分離領域となる素子分離溝７を例えば５００ｎｍ程度の深さで形成する。
【００３７】
次に、シリコン酸化膜４をＮＨ4Ｆ溶液等によって除去した後、シリコン基板１をエッチングした際に生じた欠陥等を除去する等の目的で、熱酸化法を用いて、シリコン酸化膜８を厚さ１０ｎｍ程度形成する。
【００３８】
次に、図１（Ｃ）に示すように、化学的気相成長法等を用いて、素子分離溝７に例えば充填材としてＳｉＯ2 ９を１μｍ程度堆積する。その後、充填材ＳｉＯ2 ９を反応性イオンエッチング法や、ＣＭＰ（Chemical Mechanical Polishing）等の方法を用いて、ポリシリコン膜３の表面が露出するまでエッチバックし、平坦化する。そして、露出したポリシリコン膜３を、例えばＣＤＥ（Chemical Dry Etching）等の方法を用いて剥離する。その後、図２（Ａ）に示すように、ＮＨ4Ｆ溶液等のエッチングにより、素子分離領域９の表面をチャネル形成領域表面に対して、例えば３００ｎｍ程度後退させ、チャネル領域となる凸型シリコン部１０を形成する。
【００３９】
次に、図２（Ｂ）の平面図に示すように、凸型シリコン部１０表面に熱酸化法等により、例えば厚さ１０ｎｍの熱酸化膜１１を形成し、その後素子チャネル領域上にレジスト膜１２を塗布し、例えばフォトリソグラフィー法により所望形状にパターニングする。
【００４０】
次に、前記レジスト膜をマスクとして、例えばイオン注入法を用いて基板と同導電型の不純物をドーピングして、凸型シリコン部１０内に図４に示すような高濃度不純物領域１３を形成する。
【００４１】
その後、レジスト膜を除去し、例えばＮＨ4Ｆ溶液等により、凸型シリコン部表面の酸化膜を剥離し、再度熱酸化法等により凸型シリコン部表面に、例えば厚さ６ｎｍの熱酸化膜１４を形成し、ゲート電極となる、例えばリンをドープしたポリシリコン膜１５を厚さ約２００ｎｍで形成する。次いで、その上にレジスト膜を塗布し、例えばフォトリソグラフィー法により、所望ゲート電極のパターンにパターニングする。そして、例えば異方性エッチング法を用いてポリシリコン膜をエッチングして、図３（Ａ）に示すように、ゲート電極を形成する。
【００４２】
次に、図３（Ｂ）に示すように、ゲート電極をマスクとし、自己整合的に素子形成領域の斜め上方より不純物をイオン注入して、図５に示すようにソース電極及びドレイン電極１６を形成する。この場合、凸型シリコン側部側から導入された不純物による拡散層領域は、その後の活性化工程等の熱工程を経た後においても、凸型シリコン内部で接することなく、凸型シリコン上部表面より導入された拡散層領域を介して接する構造を形成する。この構造は、凸型シリコン側部及び上部表面から導入する不純物のドーピング条件、例えばイオン注入条件と、その後の熱工程による拡散条件とにより、拡散層の深さが決定されるものである。
【００４３】
その後、通常の工程により、例えば全面にシリコン酸化膜をＣＶＤ法により堆積し、これにソース電極、ドレイン電極、及びゲート電極に達するコンタクトホールを形成し、Ａｌ配線を配設して素子を完成させる。
【００４４】
図６に、上記のようにして作製された素子（チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０18ｃｍ-3程度導入したもの）のチャネル長に対する閾電圧の変化を示す。また、比較のために、チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０16ｃｍ-3程度導入した素子のデータも図６に併記する。図６から明らかなように、本発明の第１の発明にかかる素子の方が、短チャネル効果を有効に抑制できていることが分かる。
【００４５】
また、図７に、上記のようにして作製された素子（チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０18ｃｍ-3程度導入したもの）のチャネル長に対するサブスレッショールド係数の変化を示す。ここでも、比較のために、チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０16ｃｍ-3程度導入した素子のデータを図７に併記する。図７から明らかなように、本発明の第１の発明にかかる素子の方が、パンチスルー起因によるサブスレッショールド係数の劣化を有効に抑制できていることが分かる。
【００４６】
（実施例２）
図８（Ａ）は本発明の第２の発明にかかる半導体装置（ＭＯＳ形トランジスタ）の一実施例を示す断面図である。図中２１は半導体基板を示す。本実施例では、半導体基板２１としてｐ型シリコン基板を使用する。半導体基板２１には、凹凸が形成されており、凹部２２が素子分離領域に対応し、凸部２３が素子領域に対応している。この凸部２３は、半導体基板２１上にエピタキシャル成長で形成してもよく、エッチング法により形成してもよい。本実施例では、凸部２３の高さは０．６μｍであり、幅は０．３μｍである。また、凸部２３のｐ型不純物濃度は５×１０15ｃｍ-3程度である。なお、凸部２３には、ｎ型不純物の拡散層であるソース領域及びドレイン領域が凸部２３上面から深さ０．０５μｍに形成されている。
【００４７】
凹部２２上には、絶縁膜２４として厚さ０．３μｍのＳｉＯ2が埋め込まれるようにして形成されている。凸部２３の上面及び側面には、ゲート絶縁膜２５としてシリコン酸化膜が形成されている。ゲート絶縁膜２５の厚さは、上面２５ａが１２ｎｍであり、側面２５ｂが６ｎｍである。絶縁膜２４及びゲート絶縁膜２５上には、ゲート電極２６として、リンをドープしたポリシリコンが厚さ０．２μｍで形成されている。このようにして、本発明の第２の発明にかかる半導体装置（素子）が構成されている。
【００４８】
図８（Ｂ）は図８（Ａ）に示すトランジスタのゲート電極２６に正の電位を印加したときに、凸部２３内に発生する空乏領域の広がりを示している。図８（Ｂ）から分かるように、凸部２３の上面の平坦部中央の空乏領域の伸びＩが側面及びコーナー部２７に比べて小さい。このため、このトランジスタの特性は、コーナー部２７のトランジスタの特性に支配される。さらに、ゲート電極２６の電位を上げると側面からの空乏領域同士がつながり、上面に形成されたゲート電極２６からの支配を受けにくくなることもあって、それ以降空乏領域が伸びにくくなる。したがって、それ以降のゲート電極の電位の増加はすべて反転層形成に費やされるので、ゲート電圧の増加に対する反転層中のキャリアの増加の割合が大きくなり、良好なカットオフ特性が得られる。
【００４９】
ここで、凸部を有する半導体基板に形成されたＭＯＳ形トランジスタの典型的なドレイン電流（ＩD）−ゲート電圧（ＶG）特性を図９に示す。図９（Ａ）は凸部上面の平坦部のみにゲート電極が形成されている場合の特性を示している。この場合、ゲート電極の支配力が弱いので、閾値はやや高く０．７Ｖ程度である。また、この場合、logＩD−ＶG特性の傾きも急峻でない。この傾向は、凸部上面に構成されるトランジスタが支配的である場合でも同じように現れる。このような特性は、凸部側面に形成されたゲート電極の電位による側面からの空乏領域の伸びが小さい場合に観察される。
【００５０】
一方、コーナー部のゲート電極の支配力が強い場合では、ドレイン電流−ゲート電圧特性は図９（Ｂ）に示すようになる。すなわち、閾値が低く、しかもlogＩD−ＶG特性の傾きが急峻である。これは、凸部側面から伸びる空乏領域同士がつながるような場合に起こる。これは、それ以降の空乏領域の拡大が構造的に抑えられるので、ゲート電圧の増加に伴い反転層内のキャリアが増加するからである。ただし、このような特性は、ゲート電極の幅が比較的小さい場合にしか起こらない。側面からの空乏領域同士がつながらない程にゲート電極の幅が広い場合では、ドレイン電流−ゲート電圧特性は図９（Ｃ）に示すようになる。すなわち、図９（Ａ）及び図９（Ｂ）の特性曲線が重なったようになる。この場合、特性曲線にハンプ（こぶ）が発生し、回路動作に悪影響を与える恐れがある。
【００５１】
図８に示す構造の場合は、凸部２３側面に形成されたゲート絶縁膜２５ｂの膜厚が薄く、側面に形成されたゲート電極の支配力が強いので、コーナー部２７に構成されるトランジスタの特性が主に現れる。
【００５２】
図２３に示す構造、すなわち凸部上面及び側面に形成されているゲート絶縁膜の厚さが等しい構造の場合にも、コーナー部には上面と側面の両方のゲート電極からの電界が集中するので、比較的コーナー部のトランジスタの特性が主に現れるが、図８に示す構造の場合はその傾向がより顕著になる。したがって、図８に示す構造の方が、ゲート電極の幅がより広い領域まで、半導体基板の不純物濃度がより濃い領域まで図９（Ｂ）の特性は維持される。このことは、ゲート絶縁膜の膜厚を凸部２３上面及び側面で変えることにより、トランジスタ特性を変えることができることを示す。これにより、回路設計のマージン、閾値設定のマージンが拡大する。
【００５３】
図１０〜図１２は本発明の第２の発明にかかる半導体装置の他の実施例を示す断面図である。図１０では、凸部２３上面に形成されたゲート絶縁膜２５ａの膜厚が６ｎｍであり、凸部２３側面に形成されたゲート絶縁膜２５ｂの膜厚が１２ｎｍである。この場合は、側面に形成されたゲート電極２６の支配力が弱まるので、コーナー部２７で構成されるトランジスタの特性が弱まり、凸部２３上面で構成されるトランジスタの特性が主に現れる。したがって、コーナー部２７で構成されたトランジスタに影響を受けにくい素子が必要な場合には、図１０に示す構造が有効である。
【００５４】
図１１では、凸部２３上面に形成するゲート絶縁膜２８ａとして、比誘電率が３．９である厚さ１２ｎｍのシリコン酸化膜を用い、凸部２３側面に形成するゲート絶縁膜２８ｂとして、比誘電率が７．５である厚さ１２ｎｍのシリコン窒化膜を用いている。この場合、凸部２３側面に形成されたゲート絶縁膜２８ｂが凸部２３上面に形成されたゲート絶縁膜２８ａの約２倍の比誘電率を有するので、コーナー部２７に構成されるトランジスタの特性が主に現れ、実効的には、ほぼ図８に示す構造を有する素子と同等の結果が得られる。ただし、図８に示す構造に比べると、凸部２３側面に形成されているゲート絶縁膜２８ｂの膜厚がゲート絶縁膜２５ｂの２倍であるので、ゲート絶縁膜の信頼性が向上する。なお、信頼性に問題なければ凸部２３側面に形成するゲート絶縁膜２８ｂの膜厚を薄くして、よりコーナー部２７に構成されるトランジスタの特性を強めることができる。
【００５５】
この構造では、ゲート絶縁膜２８ａ及び２８ｂの材料を異なるようにすれば、変形例が多数考えられる。例えば、凸部２３上面に形成するゲート絶縁膜２８ａとしてシリコン窒化膜を用い、凸部２３側面に形成するゲート絶縁膜２８ｂとしてシリコン酸化膜を用いることにより、図９（Ａ）に示す特性を得ることができる。なお、ゲート絶縁膜２８ａ及び２８ｂの材料は、シリコン酸化膜、シリコン窒化膜の他に、タンタル酸化膜、チタン酸ストロンチウム膜、強誘電体膜等から適宜選択して組み合わせることができる。この場合、ゲート絶縁膜２８ａ及び２８ｂの膜厚は任意に選択することができるので、回路設計においてゲート電極の幅、閾値等を自由に規定することができる。
【００５６】
図１２では、凸部２３上面に形成するゲート電極２９ａとして、リンをドープしたポリシリコンを用い、凸部２３側面に形成するゲート電極２９ｂとして、タングステンシリサイドを用いている。また、凸部２３上面及び側面に形成するゲート絶縁膜２０ａ及び２０ｂの膜厚は共に６０ｎｍである。
【００５７】
この構造では、凸部２３上面及び側面に形成されているゲート電極２９ａ及び２９ｂの材料の仕事関数差から、凸部２３側面で構成されるトランジスタの閾値は凸部２３上面で構成されるトランジスタの閾値より０．４Ｖ高くなる。したがって、この場合素子特性は、コーナー部２７で構成されるトランジスタの特性が弱く、凸部２３上面で構成されるトランジスタの特性が強い図９（Ａ）に示すようになる。凸部２３上面及び側面のゲート電極の材料を交換すれば、素子特性は図９（Ｂ）に示すようになる。
【００５８】
この構造においては、凸部２３上面及び側面のゲート電極の材料が異なっていれば良く、ポリシリコン、タングステンシリサイド、またはタングステン等の金属等の材料から任意に選択して組み合わせることができる。
【００５９】
図１２に示す素子は、例えば、図１３（Ａ）〜図１３（Ｄ）に示す工程にしたがって製造される。すなわち、まず、半導体基板２１の凸部２３上面に、ゲート絶縁膜３０ａとして厚さ１２ｎｍの熱酸化によるシリコン酸化膜を形成する。次いで、ゲート絶縁膜３０ａ上に、ゲート電極２９ａとしてＣＶＤ法によりリンをドープした厚さ２００ｎｍのポリシリコン膜を形成する。さらに、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜３１を形成する。
【００６０】
次いで、フォトリソグラフィー法により素子領域にレジスト層を形成し、このフォトレジストパターンをマスクにしてＲＩＥ法により、シリコン酸化膜３１をエッチングする。次いで、図１３（Ａ）に示すように、レジスト層を除去した後、エッチングしたシリコン酸化膜３１をマスクにしてＲＩＥ法でポリシリコン膜、熱酸化によるシリコン酸化膜、及び半導体基板２１をエッチングする。半導体基板２１をエッチングする深さは０．６μｍに設定する。なお、熱酸化によるシリコン酸化膜は非常に薄いので、特別な工夫はしなくても他のポリシリコン膜及び半導体基板と同時に加工することができる。
【００６１】
次に、図１３（Ｂ）に示すように、熱酸化により表面にゲート絶縁膜３０ｂとして厚さ１０ｎｍのシリコン酸化膜を形成する。次いで、ＣＶＤ法により厚さ１μｍのシリコン酸化膜３２を形成し、さらに平坦化のためのレジスト層３３を形成し、ベーシングによりフローさせる。次に、図１３（Ｃ）に示すように、ＲＩＥ法によるエッチバックを行って、半導体基板１１の凹部の底部から０．３μｍの厚さまでシリコン酸化膜３２を残す。このとき、ポリシリコン膜上のシリコン酸化膜３１はエッチバックと同時に除去される。
【００６２】
最後に、その上にＣＶＤ法またはスパッタリング法により厚さ１００ｎｍのタングステンシリサイド膜３４を形成した後、フォトリソグラフィー法によりパターニングし、ＲＩＥを行って所望のゲート電極パターンに加工する。このようにして図１２に示す構造の素子が得られる。
【００６３】
また、図１３（Ａ）でゲート電極２９ａであるポリシリコン膜を形成しないか、あるいは図１３（Ｃ）でポリシリコン膜を除去する工程を加えることにより、凸部２３上面のゲート酸化膜の膜厚が凸部２３側面より薄くなるような、両面でゲート酸化膜の膜厚のみが異なる素子を作製することができる。さらに、図１３（Ｂ）の熱酸化工程の代わりに熱窒化工程を行った場合は、凸部２３側面に形成されたゲート絶縁膜のみをシリコン窒化膜とすることができる。また、凸部２３側面に形成されたゲート絶縁膜は、熱酸化ではなくＣＶＤによる堆積により形成してもよい。この場合は、図１３（Ｃ）で全面に、例えばタンタル酸化膜を厚さ２０ｎｍで形成し、ＲＩＥ法により凸部２３側面だけにタンタル酸化膜を残すことにより実現できる。このように、少なくとも凸部２３上面のゲート絶縁膜を先に形成することにより、簡潔なプロセスで所望の素子構造を実現できる。
【００６４】
なお、本発明の第２の発明においては、凸部上面及び側面において、ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、ゲート電極の材料のうち少なくとも１つを変えることにより効果が発揮されるので、前記のうち２つ以上を組み合わせて適用しても本発明の効果を発揮する。また、１つのＬＳＩチップの中に、凸部上面及び側面のゲート絶縁膜の膜厚、ゲート絶縁膜の材料、ゲート電極の材料を変えた素子と、変えない素子が混在していてもよい。
【００６５】
（実施例３）
図２３（Ａ）に示すような凸形トランジスタにおいては、ソース領域１０７及びドレイン領域１０８へのコンタクト配線は、通常、ゲート電極１０６をパターニングし、ソース領域１０７及びドレイン領域１０８を形成し、層間絶縁膜を形成し、コンタクトホールをフォトリソグラフィー法によって形成し、その後コンタクト配線層を形成することにより作製される。この場合、コンタクトホールもしくは凸部１０５ａの位置がずれると、ソース領域１０７及びドレイン領域１０８と、コンタクト配線層との接触面積が減少してコンタクト抵抗が増大するという問題がある。
【００６６】
したがって、本発明に係る半導体装置においては、図１４に示すようなコンタクト配線を形成することが好ましい。すなわち、まず、上述したようにして素子を作製する。なお、絶縁膜２４としては、シリコン酸化膜の他に、ＬＰ−ＴＥＯＳ、ＴＥＯＳ−Ｏ3等のガスを用いて形成されたシリコン酸化物系の膜を用いることができる。
【００６７】
次いで、素子全面にシリコン酸化膜等の層間絶縁膜４１を形成し、この上にレジストをさらに形成し、フォトリソグラフィー法により前記レジストをパターニングし、このレジストパターンをマスクとして異方性エッチングを行ってコンタクトホールを形成する。次いで、レジストを除去した後、厚さ３０〜１００ｎｍのポリシリコン膜あるいはアモルファスシリコン膜をコンフォーマルに形成する。次いで、フォトリソグラフィー法を用いてマスクを形成し、そのマスクを用いてイオン注入を行って、コンタクトが形成される領域４２上に形成されたポリシリコン膜あるいはアモルファスシリコン膜に固溶限以上の高濃度で不純物を導入する。この場合、ｎ-／ｎ+拡散層のコンタクトを形成するときには、不純物としてリン、ヒ素等のｎ型導電型を示す不純物が用いられ、ｐ-／ｐ+拡散層のコンタクトを形成するときには、不純物としてホウ素等のｐ型導電型を示す不純物が用いられる。
【００６８】
その後、ラピッドサーマルアニール（ＲＴＡ）法あるいは通常の拡散炉を用いた方法等によってポリシリコン膜あるいはアモルファスシリコン膜に導入された不純物を凸部２３に固相拡散させ、これによりコンタクトホールに対してソース領域４７及びドレイン領域４８を自己整合的に形成する。次いで、ポリシリコン膜あるいはアモルファスシリコン膜をすべてあるいは選択的に除去し、通常のコンタクト配線技法にしたがってコンタクト配線層４３を形成する。このようにして、図１４に示すようなコンタクト配線を形成することができる。
【００６９】
上記方法によれば、同一の幅の凸部２３を用いて相異なる駆動能力を有する素子を実現することができる。すなわち、大きな駆動能力を必要としない素子は、図１５（Ａ）に示すように、凸部２３上面の幅と同一あるいはそれより狭い幅のコンタクトホールによってコンタクト配線を行ない、より大きな駆動能力を必要とする素子は、図１４（Ｂ）に示すように、凸部２３上面の幅より広い幅のコンタクトホールによりコンタクト配線を行なう。このようにすることによって、素子の実効的なチャネル幅をコンタクトホールの大きさによって制御することができる。また、上記方法によれば、コンタクトホールがソース領域４７及びドレイン領域４８に対してずれて形成されても、コンタクト抵抗の上昇が極力抑制される。また、上記方法により作製された素子は、ソース領域４７及びドレイン領域４８がコンタクトホールに対して自己整合的に形成される。
【００７０】
この構造の素子の利点は、図１４と図１６（Ｂ）とを比較することにより理解できる。すなわち、従来の凸形トランジスタにおいては、図１６（Ａ）の正常な場合と異なり、図１６（Ｂ）に示すように、ソース領域４７及びドレイン領域４８と、コンタクトホールとがずれると、コンタクト部の面積が減少し、素子特性に寄生抵抗による影響が現われる。一方、上記方法により作製された素子においては、図１５に示すように、ソース領域４７及びドレイン領域４８がコンタクトホールによって開孔した凸部２３の領域４４すべてに対して自己整合的に形成されるため、コンタクト配線層４３と、ソース領域４７及びドレイン領域４８との間の接触面積が極端には減少せず、コンタクト抵抗の増大による素子特性の劣化を最小限に抑えることができる。なお、上記方法では、その形成される素子構造は、コンタクトホールのソース領域４７及びドレイン領域４８に対するずれの有無によって変化する。
【００７１】
（実施例４）
図１７は本発明にかかる半導体装置（ＭＯＳ形トランジスタ）の他の例を示す斜視図である。
【００７２】
この素子は、不純物濃度１×１０16ｃｍ-3であるｐ型シリコン基板５１を０．７μｍエッチングすることにより、幅０．１μｍの凸部５２を形成し、素子分離領域に絶縁膜５３を埋め込み、絶縁膜５３を凸部上面から０．３μｍエッチングした後に、凸部５２にホウ素をイオン注入することにより、凸部５２上面から０．３μｍの部分より深いところ（図１７においては絶縁膜５３の上面より深いところ）に１×１０18ｃｍ-3のｐ型不純物層５４を形成し、その後、厚さ４ｎｍのゲート絶縁膜５５を介してゲート電極５６を形成し、最後にソース領域５７及びドレイン領域５８を形成することにより製造される。
【００７３】
この構造の素子によれば、高濃度のｐ型不純物層５４はソース領域５７及びドレイン領域５８に接していないため、拡散層耐圧を劣化することなく、ｐ型不純物層５４の濃度を上限なく高くすることができ、これにより短チャネル効果の抑制効果が飛躍的に増大し、しかも、拡散層容量は低減化できる。
【００７４】
本実施例ではＮＭＯＳについて説明しているが、ＰＭＯＳについても同様に製造することができる。また、チャネル領域である不純物層の濃度は、凸部５２側面にあるゲート電極に印加される電圧によって凸部５２全体が完全に空乏化する濃度であればよい。また、本実施例では、凸部５２に形成にエッチング法を用いているが、エピタキシャル成長により形成してもよい。この場合、ｐ型不純物層５４として、ｐ型ドープドエピタキシャル層を用いてもよい。
【００７５】
本実施例においては、凸部５２を形成する際に、例えば、図１８に示すように、１００°の順テーパを付けることが好ましい。これにより、ゲート電極５６を形成した後に凸部５２側面にゲート電極が残存することを防止し、ゲート電極５６同士の短絡を防止することができる。
【００７６】
本実施例では、実施例３に示すコンタクト配線を形成することもできる。ただし、この場合には、コンタクトによるドレイン領域と半導体基板との間のジャンクション耐圧が低下しないような構造にすることが必要である。
【００７７】
本実施例において、比較的高い不純物濃度の領域は、ゲート電極よりも下方の素子領域に形成されていることが好ましい。ゲート電極よりも下方とは、素子分離領域となるフィールド酸化膜の上面よりも下方のことをいう。また、チャネル領域より高い不純物濃度の領域の不純物濃度は、パンチスルー等の短チャネル効果を抑制する条件を満たすことが必要であり、一方、チャネル領域の不純物濃度は、ゲート電圧により完全に空乏化するように低濃度にする必要がある。
【００７８】
本実施例においては、凸部のチャネル領域の下部に素子領域中に比較的高い不純物濃度の領域を有することを特徴としている。したがって、チャネル領域は完全に空乏化し、短チャネル効果が抑制され、キャリアの移動度が向上することはもちろん、前記高い不純物濃度の領域により、ソース領域−ドレイン領域間のパンチスルー耐圧を向上させることができる。
【００７９】
（実施例５）
図１９（Ａ）は本発明の第４の発明にかかる半導体装置（ＭＯＳ形トランジスタ）の一実施例を示す斜視図である。また、図１９（Ｂ）及び図１９（Ｃ）は、それぞれ図１７（Ａ）のXIXB−XIXB線及びXIXC−XIXC線に沿う断面図である。
【００８０】
図中６１は凸部６２を有する半導体基板を示す。半導体基板６１上には、ゲート絶縁膜６３を介してゲート電極６４が形成されている。ゲート電極６４には、凸部６２に形成された拡散層に達する開口部６５が形成されており、その領域がドレイン領域６６となっている。さらに、チャネル領域６７を挟んでソース領域６８が形成されている。
【００８１】
このような構造の素子は図２０（Ａ）〜図２０（Ｃ）にしたがって製造することができる。すなわち、図２０（Ａ）に示すように、半導体基板６１である１×１０16ｃｍ-3のｐ型不純物を有するシリコン基板の（１００）表面上に、周知の電子線露光法を用いて、チャネル領域となる幅０．２５μｍ、長さ１．５μｍの領域にレジスト層を形成した後、ＲＩＥ法により、高さ０．５μｍのシリコン凸部６２を形成する。次いで、図２０（Ｂ）に示すように、半導体基板６１上に熱酸化により、ゲート酸化膜６３として厚さ１０ｎｍのシリコン酸化膜を形成し、さらに、その上にゲート電極６４としてリンをドープしたポリシリコン膜を形成し、電子線露光によりパターニングした。この状態でゲート電極６４はチャネル領域のみならず、ドレイン領域６６の側面にも、ポリシリコン膜を残存させている。
【００８２】
次いで、図２０（Ｃ）に示すように、ドレイン領域６６上のポリシリコン膜にＲＩＥ法により開口部６５を形成し、加速電圧５０ｋＶ、ドーズ量２×１０15ｃｍ-3でヒ素をイオン注入し、９００℃、１時間のアニール処理を施すことにより、深さ０．２μｍのソース領域６８及びドレイン領域６６を形成する。その後、ソース領域６８、ドレイン領域６６、及びゲート電極６４に対するコンタクトホール及びコンタクト配線を電子線露光法を用いて形成する。このとき、凸部６２の幅ＷはＷ≦２√２（εS・φF ／ｑ・Ｎsub）1/2（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足するように設定する。
【００８３】
このように、本実施例においては、ドレイン領域６６の側面にもゲート電極６４が形成され、凸形状の素子領域の幅Ｗが素子領域の幅Ｗを上式を満足する。したがって、チャネル領域はすべて空乏化するのはもちろん、ドレイン領域の側部に電気力線をシールドする電極を形成しているので、ドレイン領域から伸びる電気力線はソース領域方向に伸びず、ほとんど側部の電極で終端する。その結果、ドレイン電位によるチャネル領域の電位の低下は抑えられ、短チャネル効果を効果的に抑制することができる。
【００８４】
上記のようにして作製された素子及び従来の素子の短チャネル効果を測定したところ、従来のものがチャネル長０．４μｍで短チャネル効果による閾値の低下がみられたのに対し、本発明のものはチャネル長０．２５μｍまで短チャネル効果による閾値の低下は見られなかった。
【００８５】
本実施例では、凸部５２の幅Ｗを０．２μｍとし、ゲート絶縁膜６３の膜厚を１０ｎｍにしている。凸部６２の幅Ｗをさらに狭くするか、あるいはゲート絶縁膜６３の膜厚をさらに薄くすることにより、短チャネル効果の抑制はさらに短いチャネル長まで及ぶことは明かである。
【００８６】
図２１は本発明の第４の発明にかかる半導体装置の他の実施例を示す斜視図である。この構造は、ＲＩＥによるゲート電極６４の側面残りを利用している。すなわち、ゲート電極上にマスクパターンを設け、ＲＩＥ等の通常の異方性エッチングを用い、異方性エッチングの条件を適宜選定することにより、ドレイン領域６６の凸部６２の側面にゲート電極６９を残しながらゲート電極６４を形成できる。この場合、ソース領域６８の凸部６２の側面にもゲート電極６９が形成されるが、短チャネル効果を抑える意味からは特に問題はない。
【００８７】
なお、本発明は、上記した実施例に限定されず、ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴのいずれに対しても適用可能である他、種々変形して実施可能であることはいうまでもない。
【００８８】
また、本発明は、例えば、半導体メモリ装置のセル部分等において狭チャネル幅が要求される領域に有効に適用することができる。この場合、基板としてＳＯＩ基板を用い、メモリセル部分に本発明にかかる素子を用い、周辺素子部に部分空乏化素子を適用することにより、高密度で高速動作する半導体装置を実現することができる。
【００８９】
以上説明したように本発明の第１及び第３の発明の半導体装置は、凸型トランジスタにおいて、凸形状の半導体素子領域の中央部に、チャネル領域の表面における濃度よりも高い濃度で第２導電型の不純物が含まれる高濃度不純物領域を有するので、３次元的な広がりにより、素子の電流駆動能力を増加させることができ、チャネル空乏型素子の特徴を制限することなく、短チャネル効果やパンチスルーを防止することができ、しかも素子の微細化を実現することができる。
【００９０】
また、本発明の第２の発明の半導体装置は、凸型トランジスタにおいて素子領域の上面に構成されるトランジスタの特性と素子領域の側面に構成されるトランジスタの特性が異なるので、閾値の設定や、回路パターン設計の自由度が増加し、回路目的にしたがって素子特性を選択することができるようになり、集積回路の性能を向上させることができる。
【００９１】
また、本発明の第４及び第５の発明の半導体装置は、凸形トランジスタにおいてソース領域及びドレイン領域のうち少なくとも高電位を印加する領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、凸形状の素子領域の幅ＷがＷ≦２√２（εS・φF／ｑ・Ｎsub）1/2 （式中、ｑは電子電荷（クーロン）、φF は半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足するので、微細かつ駆動力の大きいトランジスタを実現でき、高密度かつ高性能の集積回路を実現することができる。
【図面の簡単な説明】
【００９２】
【図１】（Ａ）〜（Ｃ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図２】（Ａ），（Ｂ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図３】（Ａ），（Ｂ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図４】図２（Ｂ）のIV−IV線に沿う断面図。
【図５】図３（Ｂ）のＶ−Ｖ線に沿う断面図。
【図６】チャネル長と閾電圧との関係を示すグラフ。
【図７】チャネル長とサブスレッショールド係数との関係を示すグラフ。
【図８】（Ａ）は本発明の第２の発明にかかる半導体装置の一実施形態を示す断面図、（Ｂ）は（Ａ）に示す半導体装置の凸部における空乏領域の広がりを示す図。
【図９】（Ａ）〜（Ｃ）はドレイン電流−ゲート電圧特性を示す特性図。
【図１０】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１１】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１２】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１３】（Ａ）〜（Ｄ）は図１２に示す半導体装置の製造工程図。
【図１４】本発明の第３の実施形態の半導体装置を示す断面図。
【図１５】（Ａ），（Ｂ）は本発明の第３の実施形態の半導体装置を示す断面図。
【図１６】（Ａ）は従来の半導体装置の正常なコンタクト状態を示す断面図、（Ｂ）は従来の半導体装置のずれがある場合のコンタクト状態を示す断面図。
【図１７】本発明の第３の発明にかかる半導体装置の実施形態を示す断面図。
【図１８】図１７に示す素子の凸部のテーパーを説明するための図。
【図１９】（Ａ）は本発明の第４の発明にかかる半導体装置の実施形態を示す斜視図、（Ｂ）は（Ａ）のXIXB−XIXB線に沿う断面図、（Ｃ）は（Ａ）のXIXC−XIXC線に沿う断面図。
【図２０】（Ａ）〜（Ｃ）は図１９に示す半導体装置の製造工程を説明するための図。
【図２１】本発明の第４の発明にかかる半導体装置の実施形態を示す斜視図。
【図２２】従来の半導体装置を示す断面図。
【図２３】（Ａ）は従来の半導体装置を示す斜視図、（Ｂ）は（Ａ）のXXIIIB−XXIIIB線に沿う断面図。
【符号の説明】
【００９３】
１…シリコン基板、２，４，８，３１，３２…シリコン酸化膜、３，１５…ポリシリコン膜、５，１２…レジスト膜、６，６５…開口部、７…素子分離溝、９…ＳｉＯ2、１０…凸型シリコン部、１１，１４…熱酸化膜、１３…高濃度不純物領域、１６…ドレイン電極、２１，５１，６１…半導体基板、２２…凹部、２３，５２，６２…凸部、２４，５３…絶縁膜、２５ａ，２５ｂ，２８ａ，２８ｂ，３０ａ，３０ｂ，５５，６３…ゲート絶縁膜、２６，２９ａ，２９ｂ，５６，６４…ゲート電極、２７…コーナー部、３３…レジスト層、３４…タングステンシリサイド膜、４１…層間絶縁膜、４２…コンタクトが形成される領域、４３…コンタクト配線層、４４…領域、５４…ｐ型不純物層、５７，６８…ソース領域、５８，６６…ドレイン領域、６７…チャネル領域。
【技術分野】
【０００１】
本発明は半導体装置に関し、特にＭＯＳ形トランジスタの改良された構造に関する。
【背景技術】
【０００２】
従来、ＭＯＳ集積回路、特にＭＯＳ形トランジスタでは、素子を微細化することによって集積度のみならず、回路動作の高速化、低消費電力化が図られてきた。従来の平面的な構造を有するＭＯＳ形トランジスタの断面を図２２に示す。このＭＯＳ形トランジスタは、図２２に示すように、半導体基板１０１上にゲート絶縁膜１０２を介してゲート電極１０３が形成されており、フィールド酸化膜１０４により素子分離がなされている。
【０００３】
このような構造においては、素子の微細化が進むにしたがって、問題が生じてきている。その代表的な要因としてゲート絶縁膜１０２の膜厚と半導体基板１０１中の不純物濃度が挙げられる。ゲート絶縁膜１０２の膜厚に関しては、素子の微細化にともなって薄くなってきているが、膜厚が４ｎｍ以下になると直接なトンネリング現象が起こり、ゲート電流が半導体基板１０１に流れてしまうので、安定に回路動作が行われないという問題がある。
【０００４】
また、不純物濃度に関しては、素子の微細化にともなって高くなってきているが、基板濃度が１０18ｃｍ-3を超える付近から、ソース・ドレイン拡散層と半導体基板１０１との間にトンネリングによるリーク電流が流れるという問題がある。したがって、従来の平面的な構造を有するＭＯＳ形トランジスタは、ゲート絶縁膜の膜厚や半導体基板の不純物濃度、また短チャネル効果の制約から、ゲート長０．１μｍ以下に微細化することが難しいと考えられる。
【０００５】
上記の問題を考慮して、さらなる素子の微細化を進めるために、図２３（Ａ）及び図２３（Ｂ）に示す構造を有するＭＯＳ形トランジスタが提案されている（例えば、特許文献１及び２）。このＭＯＳ形トランジスタは、半導体基板５に素子分離領域となる溝を形成することにより凸部１０５ａを形成し、その溝内に絶縁膜等を介して多結晶ポリシリコン膜または直接シリコン酸化膜１１０を埋め込み、凸部１０５ａの上部及び側部に形成したゲート絶縁膜１０９を介してゲート電極１０６を形成し、そのゲート電極１０６をマスクとしてソース領域１０７及びドレイン領域１０８を形成することにより構成されている。このような構成を有するＭＯＳ形トランジスタ（以下、凸形トランジスタと省略する）は、カットオフ特性が良好である。
【０００６】
また、この凸形トランジスタにおいては、素子領域の凸部１０５ａをゲート電極から伸びる空乏層によりすべて空乏化するように、凸部１０５ａの幅を設定することにより、チャネルポテンシャルに対するゲート電極への影響を増大させることができ、結果としてドレイン電極の影響を抑えて短チャネル効果を抑制することができる。さらに、この凸形トランジスタにおいては、電流が凸部１０５ａ表面を流れるため、側面の電流も利用することができるので、通常の平面的な構造を有するＭＯＳ形トランジスタよりも大きな電流を流すことができる。
【特許文献１】特開昭６４−４２１７６号公報
【特許文献２】特開昭６４−２７２７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の凸形トランジスタにおいては、以下のような問題がある。すなわち、第１に、閾値の決定において、チャネル幅に依存される。このため、閾値制御の自由度が小さい。特に、チャネル幅が広い場合には、側部の寄生トランジスタが動作するために、電流と電圧との関係を示す特性図においてハンプ（こぶ）が生じる。
【０００８】
第２に、ゲート電極１０６で被われていない凸部１０５ａの領域、すなわちゲート電極１０６で取り囲まれる凸部の領域よりも深い領域では、ゲート電極１０６により制御することができないので、ソース領域１０７及びドレイン領域１０８の間でパンチスルー現象による短チャネル効果が生じる。このため、ゲート長の微細化が困難となる。
【０００９】
第３に、上記ゲート電極１０６で取り囲まれる凸部の領域よりも深い領域では、ドレイン電圧を増大させたとき、ドレイン領域１０８から伸びる電気力線が、ソース領域１０７の方向に向かい、ゲート電極１０６だけではドレイン電圧によるチャネルポテンシャルの変動を充分に抑えることができない。特に、短チャネルの場合には、ソース領域１０７−ドレイン領域１０８方向のゲート電極１０６の幅Ｌが短いために、それほど素子特性が向上しない。
【００１０】
本発明はかかる点に鑑みてなされたものであり、パンチスルー現象による短チャネル効果を抑制することができる半導体装置を提供することを目的とする。また、本発明は、素子特性を向上させることができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられた第１の導電型のソース領域及びドレイン領域とを具備し、凸形状を有する部分の内部であって前記チャネル領域の下に形成され、前記チャネル領域の濃度よりも高い濃度で第２の導電型の不純物が含まれる高濃度不純物領域を有することを特徴とする半導体装置を提供する。
【００１２】
本発明の第２の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域とを具備し、前記素子領域の上面に構成されるトランジスタの特性と前記素子領域の側面に構成されるトランジスタの特性が異なることを特徴とする半導体装置を提供する。例えば、本発明の第２の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して設けられ、前記素子領域の上面と前記素子領域の側面との間で、前記ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、及びゲート電極の材料からなる群より選ばれる少なくとも１つが互いに異なっていることを特徴とする半導体装置を提供する。
【００１３】
本発明の第３の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面及び側面に設けられた第１の導電型のソース領域及びドレイン領域とを具備し、前記素子領域の上面及び側面に形成されたソース領域及びドレイン領域が前記素子領域内部において互いに接触しないことを特徴とする半導体装置を提供する。
【００１４】
本発明の第４の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域とを具備し、前記ドレイン領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、前記凸形状の素子領域の幅Ｗが以下の式（Ｉ）を満足することを特徴とする半導体装置を提供する。
【００１５】
Ｗ≦２√２（εS ・φF ／ｑ・Ｎsub）1/2…（Ｉ）
（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）
本発明の第５の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面にチャネル領域を形成するように設けられたソース領域及びドレイン領域と、前記ドレイン領域の側部を覆うように形成され、前記ゲート電極の電位と同じ電位に設定可能な電極とを具備することを特徴とする半導体装置を提供する。例えば、本発明の第５の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して設けられ、前記ゲート電極は前記素子領域のうち前記ソース領域と前記ドレイン領域との間に介在した第１部分の上面及び側面と前記ドレイン領域が設けられた第２部分の側面とを覆うように形成されていることを特徴とする半導体装置を提供する。
【００１６】
本発明の第６の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、前記第１及び第２コンタクト配線の少なくとも一方は前記素子領域の上面の一部と側面の一部との双方に接触し、そのコンタクト配線と接触した前記ソース領域または前記ドレイン領域の厚さは前記コンタクト配線と接触していない位置に比べ前記コンタクト配線と接触した位置でより厚いことを特徴とする半導体装置を提供する。
【００１７】
本発明の第７の発明は、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、前記第１及び第２コンタクト配線のそれぞれの前記素子領域との接触部における径は前記素子領域の上面の幅よりも大きいことを特徴とする半導体装置を提供する。
【発明を実施するための最良の形態】
【００１８】
本発明において、半導体基板としては、シリコン基板や、絶縁層上にシリコン膜等の半導体膜を形成したＳＯＩ（Silicon On Insulator）基板等を用いることができる。ゲート絶縁膜の材料としては、ＳｉＯ2等を用いることができる。ゲート電極の材料としては、ポリシリコン、モリブデン、タングステン、ＭｏＳｉ2、ＷＳｉ2、ＴｉＳｉ2等を用いることができる。また、素子分離膜の材料としては、ＣＶＤ−ＳｉＯ2、ポリシリコン、ボロンリンガラス（ＢＰＳＧ）等を用いることができる。
【００１９】
本発明の第１及び第３の発明においては、ソース及びドレイン拡散層領域は、凸型素子領域の上部及び側部に不純物をドーピングすることにより形成される。この場合、凸型素子領域の側部から導入された不純物により形成されるソース及びドレイン拡散層領域は、凸型素子領域内部で互いに直接接触することなく、凸型素子領域上部から導入された不純物により形成されるソース及びドレイン拡散層領域により接続される。このような構造、すなわち凸型素子領域の上面及び側面にソース及びドレイン拡散層領域が形成された構造は、平面型トランジスタにおいて浅い拡散層が形成された構造と等価である。
【００２０】
第１及び第３の発明において、凸型素子領域内に不純物をドーピングする方法としては、凸型素子領域の斜め上方からのイオン注入法、気相拡散法、イオン注入法と固相拡散法との組み合わせ等の方法を挙げることができる。また、これらの方法の条件は、適宜設定する必要がある。
【００２１】
第１及び第３の発明においては、高濃度不純物領域は、凸形状を有する部分の内部であってチャネル領域の下に形成される。また、高濃度不純物領域は、ゲート電極よりも下方の素子領域に形成されていることが好ましい。この位置に高濃度不純物領域が存在することにより、ゲート電極下のドレイン領域からチャネル領域へ延びる空乏層を抑えることができると共に、凸型素子領域のチャネル部分の完全空乏化を実現することができる。これにより、ゲート電極下におけるパンチスルーを防止することができる。
【００２２】
第１及び第３の発明によれば、凸形状の素子領域上部及び側部からソース及びドレイン拡散層領域を形成することができるので、実効的な素子チャネル幅を広くしつつ、チャネル表面から浅い領域に拡散層を形成することができる。これにより、ゲート電極によりポテンシャル制御されにくいチャネル領域内中央部におけるパンチスルー耐圧を向上させることができる。
【００２３】
また、第１及び第３の発明によれば、ソース及びドレイン拡散層と逆の導電型の不純物をチャネル表面の濃度よりも高い濃度で含む高濃度不純物領域をチャネル領域中央部に形成するので、ゲート電極により制御されにくい比較的深い領域において、ドレイン電極からチャネル領域に延びる空乏層を抑えることができ、これにより短チャネル効果を抑制することができる。また、上記チャネル中央部におけるソース及びドレイン拡散層領域とチャネル領域とに接する部分に導入する不純物の種類や量を適宜選択することにより、拡散層と基板との間の接合容量の増加を防止することができる。
【００２４】
本発明の第２の発明において、トランジスタの特性とは、閾値や相互コンダクタンス等を意味する。また、素子領域の上面に構成されるトランジスタと、素子領域の側面に構成されるトランジスタとの間で前記特性が異なるようにするためには、ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、及びゲート電極の材料からなる群より選ばれた少なくとも１つを素子領域の上面及び側面において異なるように設定する。
【００２５】
本発明の第２の発明は、素子領域の上面に構成されるトランジスタの特性と前記素子領域の側面に構成されるトランジスタの特性が異なることを特徴としている。素子領域の上面に構成されるトランジスタと、素子領域の側面、具体的にはコーナー部に構成されるトランジスタの特性を変えることにより、全体のトランジスタに対して次のように作用する。
【００２６】
素子領域上面から側面にわたって形成されたゲート電極は、上面と側面の交わる部分、すなわちコーナー部において比較的大きな電界を及ぼす。この結果、素子領域のコーナー部には、平坦な上面に比べて伸びの大きい空乏層が生じる。チャネル領域の幅方向のそれぞれのコーナー部から伸びる空乏層が互に重なり合うと、ゲート電極の幅方向におけるチャネル領域の中央部の空乏層の深さは、素子領域上面のみにゲート電極が設けられた場合より深くなる。このような状態では、トランジスタ特性は、コーナー部に構成されるトランジスタにより支配される。
【００２７】
また、このコーナー部に構成されるトランジスタは、平坦部（上面）に構成されたトランジスタに比べて、ゲート電極の支配が大きく、チャネル部の電界が強いので、半導体基板バイアスの影響が現われにくくなる。したがって、空乏化が進んで側面から伸びる空乏層同士が接近すると、ゲート電圧の変化に対するチャネル領域の電界の変化が大きくなるので良好なカットオフ特性が得られる。なお、素子特性は、コーナー部から伸びる空乏層の長さと、他のコーナー部から伸びた空乏層との距離によって大きく変化してしまう。
【００２８】
このような動作原理のもとで、コーナー部と平坦部（上面）のゲート電極の支配力を別々に制御することにより、両方のトランジスタ特性が複合された素子特性、いわゆるハンプ特性が発生することなく、安定な回路動作を行うことができる。
【００２９】
本発明の第４及び第５の発明において、ドレイン領域の側部に形成する絶縁膜としては、酸化膜等を用いることができる。また、一定電位に保持された電極の材料としては、ポリシリコン等を用いることができる。
【００３０】
第４及び第５の発明において、一定電位に保持された電極がゲート電極と電気的に接続していることが好ましい。本発明の第４及び第５の発明は、ドレイン領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、凸形状の素子領域の幅ＷがＷ≦２√２（εS・φF／ｑ・Ｎsub）1/2（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足することを特徴としている。
【００３１】
素子領域の幅Ｗを上式を満足するように設定することにより、一定電位に保持された電極間の凸形状の部分はすべて空乏化する。また、ドレイン領域の側部に電気力線をシールドする電極を形成しているので、ドレイン領域から伸びる電気力線はソース領域方向に伸びず、ほとんど側部の電極で終端する。その結果、ドレイン電位によるチャネル領域の電位の低下は抑えられ、短チャネル効果を効果的に抑制することができる。
【００３２】
また、第４及び第５の発明においては、凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記素子領域の上面に設けられたソース領域及びドレイン領域と、前記ドレイン領域の側部を覆うように形成され、前記ゲート電極の電位と同じ電位に設定可能な電極とを具備する半導体装置を提供する。
【００３３】
この態様においても、ドレイン領域から伸びる電気力線を側部の電極で終端せしめることが可能であり、短チャネル効果を抑制することが可能である。
【００３４】
以下、本発明の実施例を図面を参照して具体的に説明する。
【００３５】
（実施例１）
図１は、本発明の第１の発明にかかる半導体装置の製造工程を説明するための図である。まず、図１（Ａ）に示すように、シリコン基板１上に、例えば熱酸化法によってシリコン酸化膜２を厚さ１０ｎｍ程度形成する。次いで、化学的気相成長法を用いてポリシリコン膜３を厚さ２００ｎｍ程度形成する。次いで、その上に同様に化学的気相成長法を用いてシリコン酸化膜４を厚さ２００ｎｍ程度形成する。さらに、その上にレジスト膜５を形成し、例えばフォトリソグラフィー法によりパターニングして所望の形状の素子分離領域を形成する。
【００３６】
次に、シリコン酸化膜４とポリシリコン膜３を、レジスト膜５をマスクとして、順次異方性エッチング法、例えば反応性イオンエッチング（ＲＩＥ）法を用いてエッチングして開口部６を加工し、レジスト膜５を剥離する。その後、図１（Ｂ）に示すように、開口部６におけるシリコン酸化膜２をＮＨ4Ｆ溶液等により除去する。次いで、シリコン酸化膜４をマスクとしてＲＩＥ等の異方性エッチング法を用いて素子分離領域となる素子分離溝７を例えば５００ｎｍ程度の深さで形成する。
【００３７】
次に、シリコン酸化膜４をＮＨ4Ｆ溶液等によって除去した後、シリコン基板１をエッチングした際に生じた欠陥等を除去する等の目的で、熱酸化法を用いて、シリコン酸化膜８を厚さ１０ｎｍ程度形成する。
【００３８】
次に、図１（Ｃ）に示すように、化学的気相成長法等を用いて、素子分離溝７に例えば充填材としてＳｉＯ2 ９を１μｍ程度堆積する。その後、充填材ＳｉＯ2 ９を反応性イオンエッチング法や、ＣＭＰ（Chemical Mechanical Polishing）等の方法を用いて、ポリシリコン膜３の表面が露出するまでエッチバックし、平坦化する。そして、露出したポリシリコン膜３を、例えばＣＤＥ（Chemical Dry Etching）等の方法を用いて剥離する。その後、図２（Ａ）に示すように、ＮＨ4Ｆ溶液等のエッチングにより、素子分離領域９の表面をチャネル形成領域表面に対して、例えば３００ｎｍ程度後退させ、チャネル領域となる凸型シリコン部１０を形成する。
【００３９】
次に、図２（Ｂ）の平面図に示すように、凸型シリコン部１０表面に熱酸化法等により、例えば厚さ１０ｎｍの熱酸化膜１１を形成し、その後素子チャネル領域上にレジスト膜１２を塗布し、例えばフォトリソグラフィー法により所望形状にパターニングする。
【００４０】
次に、前記レジスト膜をマスクとして、例えばイオン注入法を用いて基板と同導電型の不純物をドーピングして、凸型シリコン部１０内に図４に示すような高濃度不純物領域１３を形成する。
【００４１】
その後、レジスト膜を除去し、例えばＮＨ4Ｆ溶液等により、凸型シリコン部表面の酸化膜を剥離し、再度熱酸化法等により凸型シリコン部表面に、例えば厚さ６ｎｍの熱酸化膜１４を形成し、ゲート電極となる、例えばリンをドープしたポリシリコン膜１５を厚さ約２００ｎｍで形成する。次いで、その上にレジスト膜を塗布し、例えばフォトリソグラフィー法により、所望ゲート電極のパターンにパターニングする。そして、例えば異方性エッチング法を用いてポリシリコン膜をエッチングして、図３（Ａ）に示すように、ゲート電極を形成する。
【００４２】
次に、図３（Ｂ）に示すように、ゲート電極をマスクとし、自己整合的に素子形成領域の斜め上方より不純物をイオン注入して、図５に示すようにソース電極及びドレイン電極１６を形成する。この場合、凸型シリコン側部側から導入された不純物による拡散層領域は、その後の活性化工程等の熱工程を経た後においても、凸型シリコン内部で接することなく、凸型シリコン上部表面より導入された拡散層領域を介して接する構造を形成する。この構造は、凸型シリコン側部及び上部表面から導入する不純物のドーピング条件、例えばイオン注入条件と、その後の熱工程による拡散条件とにより、拡散層の深さが決定されるものである。
【００４３】
その後、通常の工程により、例えば全面にシリコン酸化膜をＣＶＤ法により堆積し、これにソース電極、ドレイン電極、及びゲート電極に達するコンタクトホールを形成し、Ａｌ配線を配設して素子を完成させる。
【００４４】
図６に、上記のようにして作製された素子（チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０18ｃｍ-3程度導入したもの）のチャネル長に対する閾電圧の変化を示す。また、比較のために、チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０16ｃｍ-3程度導入した素子のデータも図６に併記する。図６から明らかなように、本発明の第１の発明にかかる素子の方が、短チャネル効果を有効に抑制できていることが分かる。
【００４５】
また、図７に、上記のようにして作製された素子（チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０18ｃｍ-3程度導入したもの）のチャネル長に対するサブスレッショールド係数の変化を示す。ここでも、比較のために、チャネル内部のソース−ドレイン電極間に基板と同じ導電型の不純物を１×１０16ｃｍ-3程度導入した素子のデータを図７に併記する。図７から明らかなように、本発明の第１の発明にかかる素子の方が、パンチスルー起因によるサブスレッショールド係数の劣化を有効に抑制できていることが分かる。
【００４６】
（実施例２）
図８（Ａ）は本発明の第２の発明にかかる半導体装置（ＭＯＳ形トランジスタ）の一実施例を示す断面図である。図中２１は半導体基板を示す。本実施例では、半導体基板２１としてｐ型シリコン基板を使用する。半導体基板２１には、凹凸が形成されており、凹部２２が素子分離領域に対応し、凸部２３が素子領域に対応している。この凸部２３は、半導体基板２１上にエピタキシャル成長で形成してもよく、エッチング法により形成してもよい。本実施例では、凸部２３の高さは０．６μｍであり、幅は０．３μｍである。また、凸部２３のｐ型不純物濃度は５×１０15ｃｍ-3程度である。なお、凸部２３には、ｎ型不純物の拡散層であるソース領域及びドレイン領域が凸部２３上面から深さ０．０５μｍに形成されている。
【００４７】
凹部２２上には、絶縁膜２４として厚さ０．３μｍのＳｉＯ2が埋め込まれるようにして形成されている。凸部２３の上面及び側面には、ゲート絶縁膜２５としてシリコン酸化膜が形成されている。ゲート絶縁膜２５の厚さは、上面２５ａが１２ｎｍであり、側面２５ｂが６ｎｍである。絶縁膜２４及びゲート絶縁膜２５上には、ゲート電極２６として、リンをドープしたポリシリコンが厚さ０．２μｍで形成されている。このようにして、本発明の第２の発明にかかる半導体装置（素子）が構成されている。
【００４８】
図８（Ｂ）は図８（Ａ）に示すトランジスタのゲート電極２６に正の電位を印加したときに、凸部２３内に発生する空乏領域の広がりを示している。図８（Ｂ）から分かるように、凸部２３の上面の平坦部中央の空乏領域の伸びＩが側面及びコーナー部２７に比べて小さい。このため、このトランジスタの特性は、コーナー部２７のトランジスタの特性に支配される。さらに、ゲート電極２６の電位を上げると側面からの空乏領域同士がつながり、上面に形成されたゲート電極２６からの支配を受けにくくなることもあって、それ以降空乏領域が伸びにくくなる。したがって、それ以降のゲート電極の電位の増加はすべて反転層形成に費やされるので、ゲート電圧の増加に対する反転層中のキャリアの増加の割合が大きくなり、良好なカットオフ特性が得られる。
【００４９】
ここで、凸部を有する半導体基板に形成されたＭＯＳ形トランジスタの典型的なドレイン電流（ＩD）−ゲート電圧（ＶG）特性を図９に示す。図９（Ａ）は凸部上面の平坦部のみにゲート電極が形成されている場合の特性を示している。この場合、ゲート電極の支配力が弱いので、閾値はやや高く０．７Ｖ程度である。また、この場合、logＩD−ＶG特性の傾きも急峻でない。この傾向は、凸部上面に構成されるトランジスタが支配的である場合でも同じように現れる。このような特性は、凸部側面に形成されたゲート電極の電位による側面からの空乏領域の伸びが小さい場合に観察される。
【００５０】
一方、コーナー部のゲート電極の支配力が強い場合では、ドレイン電流−ゲート電圧特性は図９（Ｂ）に示すようになる。すなわち、閾値が低く、しかもlogＩD−ＶG特性の傾きが急峻である。これは、凸部側面から伸びる空乏領域同士がつながるような場合に起こる。これは、それ以降の空乏領域の拡大が構造的に抑えられるので、ゲート電圧の増加に伴い反転層内のキャリアが増加するからである。ただし、このような特性は、ゲート電極の幅が比較的小さい場合にしか起こらない。側面からの空乏領域同士がつながらない程にゲート電極の幅が広い場合では、ドレイン電流−ゲート電圧特性は図９（Ｃ）に示すようになる。すなわち、図９（Ａ）及び図９（Ｂ）の特性曲線が重なったようになる。この場合、特性曲線にハンプ（こぶ）が発生し、回路動作に悪影響を与える恐れがある。
【００５１】
図８に示す構造の場合は、凸部２３側面に形成されたゲート絶縁膜２５ｂの膜厚が薄く、側面に形成されたゲート電極の支配力が強いので、コーナー部２７に構成されるトランジスタの特性が主に現れる。
【００５２】
図２３に示す構造、すなわち凸部上面及び側面に形成されているゲート絶縁膜の厚さが等しい構造の場合にも、コーナー部には上面と側面の両方のゲート電極からの電界が集中するので、比較的コーナー部のトランジスタの特性が主に現れるが、図８に示す構造の場合はその傾向がより顕著になる。したがって、図８に示す構造の方が、ゲート電極の幅がより広い領域まで、半導体基板の不純物濃度がより濃い領域まで図９（Ｂ）の特性は維持される。このことは、ゲート絶縁膜の膜厚を凸部２３上面及び側面で変えることにより、トランジスタ特性を変えることができることを示す。これにより、回路設計のマージン、閾値設定のマージンが拡大する。
【００５３】
図１０〜図１２は本発明の第２の発明にかかる半導体装置の他の実施例を示す断面図である。図１０では、凸部２３上面に形成されたゲート絶縁膜２５ａの膜厚が６ｎｍであり、凸部２３側面に形成されたゲート絶縁膜２５ｂの膜厚が１２ｎｍである。この場合は、側面に形成されたゲート電極２６の支配力が弱まるので、コーナー部２７で構成されるトランジスタの特性が弱まり、凸部２３上面で構成されるトランジスタの特性が主に現れる。したがって、コーナー部２７で構成されたトランジスタに影響を受けにくい素子が必要な場合には、図１０に示す構造が有効である。
【００５４】
図１１では、凸部２３上面に形成するゲート絶縁膜２８ａとして、比誘電率が３．９である厚さ１２ｎｍのシリコン酸化膜を用い、凸部２３側面に形成するゲート絶縁膜２８ｂとして、比誘電率が７．５である厚さ１２ｎｍのシリコン窒化膜を用いている。この場合、凸部２３側面に形成されたゲート絶縁膜２８ｂが凸部２３上面に形成されたゲート絶縁膜２８ａの約２倍の比誘電率を有するので、コーナー部２７に構成されるトランジスタの特性が主に現れ、実効的には、ほぼ図８に示す構造を有する素子と同等の結果が得られる。ただし、図８に示す構造に比べると、凸部２３側面に形成されているゲート絶縁膜２８ｂの膜厚がゲート絶縁膜２５ｂの２倍であるので、ゲート絶縁膜の信頼性が向上する。なお、信頼性に問題なければ凸部２３側面に形成するゲート絶縁膜２８ｂの膜厚を薄くして、よりコーナー部２７に構成されるトランジスタの特性を強めることができる。
【００５５】
この構造では、ゲート絶縁膜２８ａ及び２８ｂの材料を異なるようにすれば、変形例が多数考えられる。例えば、凸部２３上面に形成するゲート絶縁膜２８ａとしてシリコン窒化膜を用い、凸部２３側面に形成するゲート絶縁膜２８ｂとしてシリコン酸化膜を用いることにより、図９（Ａ）に示す特性を得ることができる。なお、ゲート絶縁膜２８ａ及び２８ｂの材料は、シリコン酸化膜、シリコン窒化膜の他に、タンタル酸化膜、チタン酸ストロンチウム膜、強誘電体膜等から適宜選択して組み合わせることができる。この場合、ゲート絶縁膜２８ａ及び２８ｂの膜厚は任意に選択することができるので、回路設計においてゲート電極の幅、閾値等を自由に規定することができる。
【００５６】
図１２では、凸部２３上面に形成するゲート電極２９ａとして、リンをドープしたポリシリコンを用い、凸部２３側面に形成するゲート電極２９ｂとして、タングステンシリサイドを用いている。また、凸部２３上面及び側面に形成するゲート絶縁膜２０ａ及び２０ｂの膜厚は共に６０ｎｍである。
【００５７】
この構造では、凸部２３上面及び側面に形成されているゲート電極２９ａ及び２９ｂの材料の仕事関数差から、凸部２３側面で構成されるトランジスタの閾値は凸部２３上面で構成されるトランジスタの閾値より０．４Ｖ高くなる。したがって、この場合素子特性は、コーナー部２７で構成されるトランジスタの特性が弱く、凸部２３上面で構成されるトランジスタの特性が強い図９（Ａ）に示すようになる。凸部２３上面及び側面のゲート電極の材料を交換すれば、素子特性は図９（Ｂ）に示すようになる。
【００５８】
この構造においては、凸部２３上面及び側面のゲート電極の材料が異なっていれば良く、ポリシリコン、タングステンシリサイド、またはタングステン等の金属等の材料から任意に選択して組み合わせることができる。
【００５９】
図１２に示す素子は、例えば、図１３（Ａ）〜図１３（Ｄ）に示す工程にしたがって製造される。すなわち、まず、半導体基板２１の凸部２３上面に、ゲート絶縁膜３０ａとして厚さ１２ｎｍの熱酸化によるシリコン酸化膜を形成する。次いで、ゲート絶縁膜３０ａ上に、ゲート電極２９ａとしてＣＶＤ法によりリンをドープした厚さ２００ｎｍのポリシリコン膜を形成する。さらに、ＣＶＤ法により厚さ２００ｎｍのシリコン酸化膜３１を形成する。
【００６０】
次いで、フォトリソグラフィー法により素子領域にレジスト層を形成し、このフォトレジストパターンをマスクにしてＲＩＥ法により、シリコン酸化膜３１をエッチングする。次いで、図１３（Ａ）に示すように、レジスト層を除去した後、エッチングしたシリコン酸化膜３１をマスクにしてＲＩＥ法でポリシリコン膜、熱酸化によるシリコン酸化膜、及び半導体基板２１をエッチングする。半導体基板２１をエッチングする深さは０．６μｍに設定する。なお、熱酸化によるシリコン酸化膜は非常に薄いので、特別な工夫はしなくても他のポリシリコン膜及び半導体基板と同時に加工することができる。
【００６１】
次に、図１３（Ｂ）に示すように、熱酸化により表面にゲート絶縁膜３０ｂとして厚さ１０ｎｍのシリコン酸化膜を形成する。次いで、ＣＶＤ法により厚さ１μｍのシリコン酸化膜３２を形成し、さらに平坦化のためのレジスト層３３を形成し、ベーシングによりフローさせる。次に、図１３（Ｃ）に示すように、ＲＩＥ法によるエッチバックを行って、半導体基板１１の凹部の底部から０．３μｍの厚さまでシリコン酸化膜３２を残す。このとき、ポリシリコン膜上のシリコン酸化膜３１はエッチバックと同時に除去される。
【００６２】
最後に、その上にＣＶＤ法またはスパッタリング法により厚さ１００ｎｍのタングステンシリサイド膜３４を形成した後、フォトリソグラフィー法によりパターニングし、ＲＩＥを行って所望のゲート電極パターンに加工する。このようにして図１２に示す構造の素子が得られる。
【００６３】
また、図１３（Ａ）でゲート電極２９ａであるポリシリコン膜を形成しないか、あるいは図１３（Ｃ）でポリシリコン膜を除去する工程を加えることにより、凸部２３上面のゲート酸化膜の膜厚が凸部２３側面より薄くなるような、両面でゲート酸化膜の膜厚のみが異なる素子を作製することができる。さらに、図１３（Ｂ）の熱酸化工程の代わりに熱窒化工程を行った場合は、凸部２３側面に形成されたゲート絶縁膜のみをシリコン窒化膜とすることができる。また、凸部２３側面に形成されたゲート絶縁膜は、熱酸化ではなくＣＶＤによる堆積により形成してもよい。この場合は、図１３（Ｃ）で全面に、例えばタンタル酸化膜を厚さ２０ｎｍで形成し、ＲＩＥ法により凸部２３側面だけにタンタル酸化膜を残すことにより実現できる。このように、少なくとも凸部２３上面のゲート絶縁膜を先に形成することにより、簡潔なプロセスで所望の素子構造を実現できる。
【００６４】
なお、本発明の第２の発明においては、凸部上面及び側面において、ゲート絶縁膜の膜厚、ゲート絶縁膜の材料、ゲート電極の材料のうち少なくとも１つを変えることにより効果が発揮されるので、前記のうち２つ以上を組み合わせて適用しても本発明の効果を発揮する。また、１つのＬＳＩチップの中に、凸部上面及び側面のゲート絶縁膜の膜厚、ゲート絶縁膜の材料、ゲート電極の材料を変えた素子と、変えない素子が混在していてもよい。
【００６５】
（実施例３）
図２３（Ａ）に示すような凸形トランジスタにおいては、ソース領域１０７及びドレイン領域１０８へのコンタクト配線は、通常、ゲート電極１０６をパターニングし、ソース領域１０７及びドレイン領域１０８を形成し、層間絶縁膜を形成し、コンタクトホールをフォトリソグラフィー法によって形成し、その後コンタクト配線層を形成することにより作製される。この場合、コンタクトホールもしくは凸部１０５ａの位置がずれると、ソース領域１０７及びドレイン領域１０８と、コンタクト配線層との接触面積が減少してコンタクト抵抗が増大するという問題がある。
【００６６】
したがって、本発明に係る半導体装置においては、図１４に示すようなコンタクト配線を形成することが好ましい。すなわち、まず、上述したようにして素子を作製する。なお、絶縁膜２４としては、シリコン酸化膜の他に、ＬＰ−ＴＥＯＳ、ＴＥＯＳ−Ｏ3等のガスを用いて形成されたシリコン酸化物系の膜を用いることができる。
【００６７】
次いで、素子全面にシリコン酸化膜等の層間絶縁膜４１を形成し、この上にレジストをさらに形成し、フォトリソグラフィー法により前記レジストをパターニングし、このレジストパターンをマスクとして異方性エッチングを行ってコンタクトホールを形成する。次いで、レジストを除去した後、厚さ３０〜１００ｎｍのポリシリコン膜あるいはアモルファスシリコン膜をコンフォーマルに形成する。次いで、フォトリソグラフィー法を用いてマスクを形成し、そのマスクを用いてイオン注入を行って、コンタクトが形成される領域４２上に形成されたポリシリコン膜あるいはアモルファスシリコン膜に固溶限以上の高濃度で不純物を導入する。この場合、ｎ-／ｎ+拡散層のコンタクトを形成するときには、不純物としてリン、ヒ素等のｎ型導電型を示す不純物が用いられ、ｐ-／ｐ+拡散層のコンタクトを形成するときには、不純物としてホウ素等のｐ型導電型を示す不純物が用いられる。
【００６８】
その後、ラピッドサーマルアニール（ＲＴＡ）法あるいは通常の拡散炉を用いた方法等によってポリシリコン膜あるいはアモルファスシリコン膜に導入された不純物を凸部２３に固相拡散させ、これによりコンタクトホールに対してソース領域４７及びドレイン領域４８を自己整合的に形成する。次いで、ポリシリコン膜あるいはアモルファスシリコン膜をすべてあるいは選択的に除去し、通常のコンタクト配線技法にしたがってコンタクト配線層４３を形成する。このようにして、図１４に示すようなコンタクト配線を形成することができる。
【００６９】
上記方法によれば、同一の幅の凸部２３を用いて相異なる駆動能力を有する素子を実現することができる。すなわち、大きな駆動能力を必要としない素子は、図１５（Ａ）に示すように、凸部２３上面の幅と同一あるいはそれより狭い幅のコンタクトホールによってコンタクト配線を行ない、より大きな駆動能力を必要とする素子は、図１４（Ｂ）に示すように、凸部２３上面の幅より広い幅のコンタクトホールによりコンタクト配線を行なう。このようにすることによって、素子の実効的なチャネル幅をコンタクトホールの大きさによって制御することができる。また、上記方法によれば、コンタクトホールがソース領域４７及びドレイン領域４８に対してずれて形成されても、コンタクト抵抗の上昇が極力抑制される。また、上記方法により作製された素子は、ソース領域４７及びドレイン領域４８がコンタクトホールに対して自己整合的に形成される。
【００７０】
この構造の素子の利点は、図１４と図１６（Ｂ）とを比較することにより理解できる。すなわち、従来の凸形トランジスタにおいては、図１６（Ａ）の正常な場合と異なり、図１６（Ｂ）に示すように、ソース領域４７及びドレイン領域４８と、コンタクトホールとがずれると、コンタクト部の面積が減少し、素子特性に寄生抵抗による影響が現われる。一方、上記方法により作製された素子においては、図１５に示すように、ソース領域４７及びドレイン領域４８がコンタクトホールによって開孔した凸部２３の領域４４すべてに対して自己整合的に形成されるため、コンタクト配線層４３と、ソース領域４７及びドレイン領域４８との間の接触面積が極端には減少せず、コンタクト抵抗の増大による素子特性の劣化を最小限に抑えることができる。なお、上記方法では、その形成される素子構造は、コンタクトホールのソース領域４７及びドレイン領域４８に対するずれの有無によって変化する。
【００７１】
（実施例４）
図１７は本発明にかかる半導体装置（ＭＯＳ形トランジスタ）の他の例を示す斜視図である。
【００７２】
この素子は、不純物濃度１×１０16ｃｍ-3であるｐ型シリコン基板５１を０．７μｍエッチングすることにより、幅０．１μｍの凸部５２を形成し、素子分離領域に絶縁膜５３を埋め込み、絶縁膜５３を凸部上面から０．３μｍエッチングした後に、凸部５２にホウ素をイオン注入することにより、凸部５２上面から０．３μｍの部分より深いところ（図１７においては絶縁膜５３の上面より深いところ）に１×１０18ｃｍ-3のｐ型不純物層５４を形成し、その後、厚さ４ｎｍのゲート絶縁膜５５を介してゲート電極５６を形成し、最後にソース領域５７及びドレイン領域５８を形成することにより製造される。
【００７３】
この構造の素子によれば、高濃度のｐ型不純物層５４はソース領域５７及びドレイン領域５８に接していないため、拡散層耐圧を劣化することなく、ｐ型不純物層５４の濃度を上限なく高くすることができ、これにより短チャネル効果の抑制効果が飛躍的に増大し、しかも、拡散層容量は低減化できる。
【００７４】
本実施例ではＮＭＯＳについて説明しているが、ＰＭＯＳについても同様に製造することができる。また、チャネル領域である不純物層の濃度は、凸部５２側面にあるゲート電極に印加される電圧によって凸部５２全体が完全に空乏化する濃度であればよい。また、本実施例では、凸部５２に形成にエッチング法を用いているが、エピタキシャル成長により形成してもよい。この場合、ｐ型不純物層５４として、ｐ型ドープドエピタキシャル層を用いてもよい。
【００７５】
本実施例においては、凸部５２を形成する際に、例えば、図１８に示すように、１００°の順テーパを付けることが好ましい。これにより、ゲート電極５６を形成した後に凸部５２側面にゲート電極が残存することを防止し、ゲート電極５６同士の短絡を防止することができる。
【００７６】
本実施例では、実施例３に示すコンタクト配線を形成することもできる。ただし、この場合には、コンタクトによるドレイン領域と半導体基板との間のジャンクション耐圧が低下しないような構造にすることが必要である。
【００７７】
本実施例において、比較的高い不純物濃度の領域は、ゲート電極よりも下方の素子領域に形成されていることが好ましい。ゲート電極よりも下方とは、素子分離領域となるフィールド酸化膜の上面よりも下方のことをいう。また、チャネル領域より高い不純物濃度の領域の不純物濃度は、パンチスルー等の短チャネル効果を抑制する条件を満たすことが必要であり、一方、チャネル領域の不純物濃度は、ゲート電圧により完全に空乏化するように低濃度にする必要がある。
【００７８】
本実施例においては、凸部のチャネル領域の下部に素子領域中に比較的高い不純物濃度の領域を有することを特徴としている。したがって、チャネル領域は完全に空乏化し、短チャネル効果が抑制され、キャリアの移動度が向上することはもちろん、前記高い不純物濃度の領域により、ソース領域−ドレイン領域間のパンチスルー耐圧を向上させることができる。
【００７９】
（実施例５）
図１９（Ａ）は本発明の第４の発明にかかる半導体装置（ＭＯＳ形トランジスタ）の一実施例を示す斜視図である。また、図１９（Ｂ）及び図１９（Ｃ）は、それぞれ図１７（Ａ）のXIXB−XIXB線及びXIXC−XIXC線に沿う断面図である。
【００８０】
図中６１は凸部６２を有する半導体基板を示す。半導体基板６１上には、ゲート絶縁膜６３を介してゲート電極６４が形成されている。ゲート電極６４には、凸部６２に形成された拡散層に達する開口部６５が形成されており、その領域がドレイン領域６６となっている。さらに、チャネル領域６７を挟んでソース領域６８が形成されている。
【００８１】
このような構造の素子は図２０（Ａ）〜図２０（Ｃ）にしたがって製造することができる。すなわち、図２０（Ａ）に示すように、半導体基板６１である１×１０16ｃｍ-3のｐ型不純物を有するシリコン基板の（１００）表面上に、周知の電子線露光法を用いて、チャネル領域となる幅０．２５μｍ、長さ１．５μｍの領域にレジスト層を形成した後、ＲＩＥ法により、高さ０．５μｍのシリコン凸部６２を形成する。次いで、図２０（Ｂ）に示すように、半導体基板６１上に熱酸化により、ゲート酸化膜６３として厚さ１０ｎｍのシリコン酸化膜を形成し、さらに、その上にゲート電極６４としてリンをドープしたポリシリコン膜を形成し、電子線露光によりパターニングした。この状態でゲート電極６４はチャネル領域のみならず、ドレイン領域６６の側面にも、ポリシリコン膜を残存させている。
【００８２】
次いで、図２０（Ｃ）に示すように、ドレイン領域６６上のポリシリコン膜にＲＩＥ法により開口部６５を形成し、加速電圧５０ｋＶ、ドーズ量２×１０15ｃｍ-3でヒ素をイオン注入し、９００℃、１時間のアニール処理を施すことにより、深さ０．２μｍのソース領域６８及びドレイン領域６６を形成する。その後、ソース領域６８、ドレイン領域６６、及びゲート電極６４に対するコンタクトホール及びコンタクト配線を電子線露光法を用いて形成する。このとき、凸部６２の幅ＷはＷ≦２√２（εS・φF ／ｑ・Ｎsub）1/2（式中、ｑは電子電荷（クーロン）、φFは半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足するように設定する。
【００８３】
このように、本実施例においては、ドレイン領域６６の側面にもゲート電極６４が形成され、凸形状の素子領域の幅Ｗが素子領域の幅Ｗを上式を満足する。したがって、チャネル領域はすべて空乏化するのはもちろん、ドレイン領域の側部に電気力線をシールドする電極を形成しているので、ドレイン領域から伸びる電気力線はソース領域方向に伸びず、ほとんど側部の電極で終端する。その結果、ドレイン電位によるチャネル領域の電位の低下は抑えられ、短チャネル効果を効果的に抑制することができる。
【００８４】
上記のようにして作製された素子及び従来の素子の短チャネル効果を測定したところ、従来のものがチャネル長０．４μｍで短チャネル効果による閾値の低下がみられたのに対し、本発明のものはチャネル長０．２５μｍまで短チャネル効果による閾値の低下は見られなかった。
【００８５】
本実施例では、凸部５２の幅Ｗを０．２μｍとし、ゲート絶縁膜６３の膜厚を１０ｎｍにしている。凸部６２の幅Ｗをさらに狭くするか、あるいはゲート絶縁膜６３の膜厚をさらに薄くすることにより、短チャネル効果の抑制はさらに短いチャネル長まで及ぶことは明かである。
【００８６】
図２１は本発明の第４の発明にかかる半導体装置の他の実施例を示す斜視図である。この構造は、ＲＩＥによるゲート電極６４の側面残りを利用している。すなわち、ゲート電極上にマスクパターンを設け、ＲＩＥ等の通常の異方性エッチングを用い、異方性エッチングの条件を適宜選定することにより、ドレイン領域６６の凸部６２の側面にゲート電極６９を残しながらゲート電極６４を形成できる。この場合、ソース領域６８の凸部６２の側面にもゲート電極６９が形成されるが、短チャネル効果を抑える意味からは特に問題はない。
【００８７】
なお、本発明は、上記した実施例に限定されず、ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴのいずれに対しても適用可能である他、種々変形して実施可能であることはいうまでもない。
【００８８】
また、本発明は、例えば、半導体メモリ装置のセル部分等において狭チャネル幅が要求される領域に有効に適用することができる。この場合、基板としてＳＯＩ基板を用い、メモリセル部分に本発明にかかる素子を用い、周辺素子部に部分空乏化素子を適用することにより、高密度で高速動作する半導体装置を実現することができる。
【００８９】
以上説明したように本発明の第１及び第３の発明の半導体装置は、凸型トランジスタにおいて、凸形状の半導体素子領域の中央部に、チャネル領域の表面における濃度よりも高い濃度で第２導電型の不純物が含まれる高濃度不純物領域を有するので、３次元的な広がりにより、素子の電流駆動能力を増加させることができ、チャネル空乏型素子の特徴を制限することなく、短チャネル効果やパンチスルーを防止することができ、しかも素子の微細化を実現することができる。
【００９０】
また、本発明の第２の発明の半導体装置は、凸型トランジスタにおいて素子領域の上面に構成されるトランジスタの特性と素子領域の側面に構成されるトランジスタの特性が異なるので、閾値の設定や、回路パターン設計の自由度が増加し、回路目的にしたがって素子特性を選択することができるようになり、集積回路の性能を向上させることができる。
【００９１】
また、本発明の第４及び第５の発明の半導体装置は、凸形トランジスタにおいてソース領域及びドレイン領域のうち少なくとも高電位を印加する領域の側部に絶縁膜を介して一定電位に保持された電極が形成され、凸形状の素子領域の幅ＷがＷ≦２√２（εS・φF／ｑ・Ｎsub）1/2 （式中、ｑは電子電荷（クーロン）、φF は半導体基板のフェルミ準位（ｅＶ）、εSは半導体基板の誘電率（ファラッド／ｃｍ）、及びＮsubは半導体基板の不純物濃度（ｃｍ-3）である。）を満足するので、微細かつ駆動力の大きいトランジスタを実現でき、高密度かつ高性能の集積回路を実現することができる。
【図面の簡単な説明】
【００９２】
【図１】（Ａ）〜（Ｃ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図２】（Ａ），（Ｂ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図３】（Ａ），（Ｂ）は本発明の第１の発明にかかる半導体装置の製造工程を説明するための断面図。
【図４】図２（Ｂ）のIV−IV線に沿う断面図。
【図５】図３（Ｂ）のＶ−Ｖ線に沿う断面図。
【図６】チャネル長と閾電圧との関係を示すグラフ。
【図７】チャネル長とサブスレッショールド係数との関係を示すグラフ。
【図８】（Ａ）は本発明の第２の発明にかかる半導体装置の一実施形態を示す断面図、（Ｂ）は（Ａ）に示す半導体装置の凸部における空乏領域の広がりを示す図。
【図９】（Ａ）〜（Ｃ）はドレイン電流−ゲート電圧特性を示す特性図。
【図１０】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１１】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１２】本発明の第２の発明にかかる半導体装置の他の実施形態を示す断面図。
【図１３】（Ａ）〜（Ｄ）は図１２に示す半導体装置の製造工程図。
【図１４】本発明の第３の実施形態の半導体装置を示す断面図。
【図１５】（Ａ），（Ｂ）は本発明の第３の実施形態の半導体装置を示す断面図。
【図１６】（Ａ）は従来の半導体装置の正常なコンタクト状態を示す断面図、（Ｂ）は従来の半導体装置のずれがある場合のコンタクト状態を示す断面図。
【図１７】本発明の第３の発明にかかる半導体装置の実施形態を示す断面図。
【図１８】図１７に示す素子の凸部のテーパーを説明するための図。
【図１９】（Ａ）は本発明の第４の発明にかかる半導体装置の実施形態を示す斜視図、（Ｂ）は（Ａ）のXIXB−XIXB線に沿う断面図、（Ｃ）は（Ａ）のXIXC−XIXC線に沿う断面図。
【図２０】（Ａ）〜（Ｃ）は図１９に示す半導体装置の製造工程を説明するための図。
【図２１】本発明の第４の発明にかかる半導体装置の実施形態を示す斜視図。
【図２２】従来の半導体装置を示す断面図。
【図２３】（Ａ）は従来の半導体装置を示す斜視図、（Ｂ）は（Ａ）のXXIIIB−XXIIIB線に沿う断面図。
【符号の説明】
【００９３】
１…シリコン基板、２，４，８，３１，３２…シリコン酸化膜、３，１５…ポリシリコン膜、５，１２…レジスト膜、６，６５…開口部、７…素子分離溝、９…ＳｉＯ2、１０…凸型シリコン部、１１，１４…熱酸化膜、１３…高濃度不純物領域、１６…ドレイン電極、２１，５１，６１…半導体基板、２２…凹部、２３，５２，６２…凸部、２４，５３…絶縁膜、２５ａ，２５ｂ，２８ａ，２８ｂ，３０ａ，３０ｂ，５５，６３…ゲート絶縁膜、２６，２９ａ，２９ｂ，５６，６４…ゲート電極、２７…コーナー部、３３…レジスト層、３４…タングステンシリサイド膜、４１…層間絶縁膜、４２…コンタクトが形成される領域、４３…コンタクト配線層、４４…領域、５４…ｐ型不純物層、５７，６８…ソース領域、５８，６６…ドレイン領域、６７…チャネル領域。
【特許請求の範囲】
【請求項１】
凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、
前記第１及び第２コンタクト配線の少なくとも一方は前記素子領域の上面の一部と側面の一部との双方に接触し、そのコンタクト配線と接触した前記ソース領域または前記ドレイン領域の厚さは前記コンタクト配線と接触していない位置に比べ前記コンタクト配線と接触した位置でより厚いことを特徴とする半導体装置。
【請求項２】
凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、
前記第１及び第２コンタクト配線のそれぞれの前記素子領域との接触部における径は前記素子領域の上面の幅よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第１及び第２コンタクト配線との接触部における前記ソース領域及び前記ドレイン領域の厚さは前記素子領域の中央に比べ側面側でより厚いことを特徴とする請求項２に記載の半導体装置。
【請求項１】
凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、
前記第１及び第２コンタクト配線の少なくとも一方は前記素子領域の上面の一部と側面の一部との双方に接触し、そのコンタクト配線と接触した前記ソース領域または前記ドレイン領域の厚さは前記コンタクト配線と接触していない位置に比べ前記コンタクト配線と接触した位置でより厚いことを特徴とする半導体装置。
【請求項２】
凸形状の半導体素子領域を有する基板と、前記素子領域の上面及び側面にゲート絶縁膜を介して形成されたゲート電極と、前記素子領域を被覆し且つコンタクトホールが設けられた絶縁膜と、前記コンタクトホールを埋め込み且つ前記素子領域と接触した第１及び第２コンタクト配線とを具備し、前記素子領域内には前記ゲート電極と対向してチャネル領域が形成されるようにソース領域とドレイン領域とが互いに離間して及び前記第１及び第２コンタクト配線とそれぞれ接触して設けられ、
前記第１及び第２コンタクト配線のそれぞれの前記素子領域との接触部における径は前記素子領域の上面の幅よりも大きいことを特徴とする半導体装置。
【請求項３】
前記第１及び第２コンタクト配線との接触部における前記ソース領域及び前記ドレイン領域の厚さは前記素子領域の中央に比べ側面側でより厚いことを特徴とする請求項２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００６−１９６９２６（Ｐ２００６−１９６９２６Ａ）
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願番号】特願２００６−１０８９１２（Ｐ２００６−１０８９１２）
【出願日】平成１８年４月１１日（２００６．４．１１）
【分割の表示】特願２００２−２３５０８９（Ｐ２００２−２３５０８９）の分割
【原出願日】平成７年９月１１日（１９９５．９．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年７月２７日（２００６．７．２７）
【国際特許分類】
【出願日】平成１８年４月１１日（２００６．４．１１）
【分割の表示】特願２００２−２３５０８９（Ｐ２００２−２３５０８９）の分割
【原出願日】平成７年９月１１日（１９９５．９．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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