ＭＩＳ型半導体装置およびＭＩＳ型半導体装置の製造方法
ゲート絶縁膜に高誘電率膜を用いるＭＯＳＦＥＴにおいて、基板−高誘電率膜間の低誘電率層（シリコン酸化膜）を増大させないようにするために、基板（１）上に高誘電率膜（３）、拡散バリア層（４）を堆積した後、高誘電率膜（３）の膜質改善のための熱処理を行う。次に、ゲート電極材料膜を堆積し、これをパターニングしてゲート電極（６）を形成する。このエッチング工程において、高誘電率膜３）はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために拡散バリア層（８）でゲート部を含む全面を被覆して熱処理を行う。その後、ソース・ドレイン領域となる不純物拡散層を形成する。
【発明の詳細な説明】
【技術分野】
本発明は、ＭＩＳ型半導体装置およびＭＩＳ型半導体装置の製造方法に関し、特に微細化されたＭＩＳ型半導体装置に用いられている電極／高誘電率膜／基板の積層構造およびこの構造を形成する技術に関するものである。
【背景技術】
ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の絶縁膜（ゲート絶縁膜）材料としてＳｉＯ２が広く用いられてきた。しかし、半導体装置が微細化・高密度化され、スケーリング則に則ってゲート絶縁膜が３ｎｍ以下に薄膜化されると、ゲート電極−シリコン基板間に直接トンネリングが起こるようになり、消費電力を増加させ、かつ素子の信頼性を低下させる。そこで、比誘電率が３．９のＳｉＯ２より比誘電率の大きい金属酸化物を用いて高誘電率ゲート絶縁膜を形成することにより、酸化膜換算膜厚ＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を厚くすることなく、物理膜厚を厚くする手法が検討されている。高誘電率絶縁膜の材料として採用されている材料ないし採用が検討されている材料としては、ＨｆＯ２（比誘電率εｒ：２５）、ＺｒＯ２（εｒ：２５）、Ｌｎ２Ｏ３（εｒ：８〜３０）（Ｌｎ：ランタノイド）、Ｔａ２Ｏ３（εｒ：２６）、ＴｉＯ２（εｒ：８０）等が挙げられる（例えば、特許文献１、２参照）。
第７Ａ図〜第７Ｄ図は、高誘電率ゲート絶縁膜を有するＭＩＳ型トランジスタの従来の製造方法を示す工程順の断面図である。シリコン基板１上に極薄のＳｉＯ２からなる低誘電率中間層２を形成しその上にＨｆＯ２などからなる高誘電率膜３をスパッタ法、蒸着法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成する〔第７Ａ図〕。次に、高誘電率膜３中の欠陥低減などの膜質改善を目的として、不活性雰囲気中において熱処理を行う。そして、高誘電率膜３上にポリシリコンなどを堆積してゲート電極材料膜６ａを形成する〔第７Ｂ図〕。次に、フォトリソグラフィ法およびＲＩＥ（リアクティブイオンエッチング）法などを適用して、ゲート電極材料膜６ａ、高誘電率膜３および低誘電率中間層２をパターニングしてゲート絶縁膜７上にゲート電極６を有するゲート部を加工する〔第７Ｃ図〕。このとき、高誘電率膜３は、側面がプラズマに曝されることにより高誘電率膜中には欠陥が導入されたり電荷が蓄積されたりする。これらの欠陥や蓄積電荷はトランジスタのしきい値を変動させることになるので、ゲート部加工後に欠陥を修復し蓄積電荷を逃がすための熱処理を行う。次いで、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ゲート部の両サイドにソース・ドレイン領域となる不純物拡散層９を形成する〔第７Ｄ図〕。
【特許文献１】 特開２０００−２２１４５号公報
【特許文献２】 特開２００２−３４３７９０号公報
【発明の開示】
上述した製造工程中の高誘電率膜３の成膜後の熱処理においては、第８図に示されるように、処理雰囲気中に残存しているＯ２、Ｈ２Ｏ等の酸化種５が高誘電率膜３中を矢印のように拡散して高誘電体膜とシリコン基板の界面に到達して低誘電率中間層２を成長させる。この低誘電率層の成長は、低ＥＯＴを実現する妨げとなる。また、熱処理の雰囲気中に残存する酸化種の濃度は熱処理の都度異なるため、形成される低誘電率層のばらつきが大きくなりこれがウエハ間での特性のばらつきを大きくする。
さらに、ゲート部加工後にプラズマダメージや蓄積電荷を除去する目的で行われる熱処理では、熱処理雰囲気中に残存する酸化種がゲート部側壁側から進入することにより、第９図に示されるように、側壁側に厚い低誘電率中間層２が形成される。この側壁側に形成される低誘電率中間層は、続いて行われる注入イオン活性化のための熱処理によってさらに成長する。
本願発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、高誘電率膜の膜質改善やプラズマダメージの回復の目的で行われる熱処理において、低誘電率膜が成長することのないようにして、特性にばらつきがなく高品質の製品を提供できるようにすることであり、第２に、高誘電率膜上に形成された拡散バリア層によってＥＯＴが厚くなることのないようにすることである。
上記の目的を達成するため、本発明によれば、高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。
上記のように、本発明は、高誘電率膜上に下層拡散バリア層を形成した後に高誘電率膜の膜質改善のための熱処理を行うものであるので、熱処理中に酸化種が高誘電率膜を拡散して基板表面に到達することがなくなり、低誘電率膜が不所望に成長することがなくなる。また、下層拡散バリア層をゲート電極材料と反応させて導電化する実施例によれば、拡散バリア層を形成したことによるＥＯＴの増加を抑制することができる。また、本発明は、ゲート部を加工した後少なくともゲート部を上層拡散バリア層で被覆した状態でゲート部加工により高誘電率膜に導入されたダメージを修復するための熱処理を行うものであるので、この熱処理によって低誘電体率中間層の側面が増大することがなくなる。
【図面の簡単な説明】
第１Ａ〜第１Ｆ図は、本発明の第１の実施の形態を説明するための工程順の断面図である。
第２Ａ〜第２Ｃ図は、本発明の第２の実施の形態を説明するための工程順の断面図である。
第３図は、本発明の効果を説明するための、ＸＰＳによる界面ＳｉＯ２の観測値である。
第４図は、本発明の効果を説明するための、熱処理時間と界面ＳｉＯ２層厚との関係を示すグラフである。
第５図は、熱処理時間とＯ２圧力とインキュベーション時間との関係を示すグラフである。
第６図は、本発明の実施例の行われる熱処理装置の概略図である。
第７Ａ〜第７Ｄ図は、ＭＩＳ型半導体装置の従来の製造方法を示す工程順の断面図である。
第８図は、従来の製造方法の一問題点を説明するための断面図である。
第９図は、従来の製造方法の他の問題点を説明するための断面図である。
【発明を実施するための最良の形態】
次に、本発明の実施の形態について図面を参照して詳細にする。
第１Ａ図〜第１Ｆ図は、本発明の第１の実施の形態を示す工程順の断面図である。適切な比抵抗を有するシリコン基板１に、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法などにより絶縁分離領域を形成して活性領域を区画した後、基板表面に減圧Ｏ２中にて熱酸化を行うことにより極薄（２原子層以下）のＳｉＯ２からなる低誘電率中間層２を形成する。この低誘電率中間層２は、積極的に形成するのではなく、次の高誘電率膜３の形成時に不可避的に形成される自然酸化膜であってもよい。低誘電率中間層２上に、ＡＬＤ法、ＣＶＤ法、スパッタ法、レーザアブレーション法、蒸着法などを用いてＨｆＯ２、ＺｒＯ２、ＬｎＯ３（Ｌｎ：Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｈｏ）、Ｔａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３の中の１種または複数種を堆積して高誘電率膜３を形成する。あるいは、酸化性雰囲気中、スパッタ法、レーザアブレーション法、蒸着法などにより金属を堆積させつつ酸化させることにより上記の高誘電率金属酸化物を形成するようにしてもよい。
高誘電率膜３上に、高誘電率膜３を形成する方法と同様の方法を用いて、Ｏ２、ＨＯ２の透過に対して耐性の高いＡｌ２Ｏ３、ＡｌＮ、ＡｌＮＯ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＮＯ、ＳｉＣなどの中のいずれかを堆積して拡散バリア層４を形成する〔第１Ａ図〕。拡散バリア層４の膜厚は０．４ｎｍ以上が好ましくより好ましくは０．６ｎｍ以上（または２原子層以上）である。これ以下の膜厚では酸素透過を抑制する機能が低下するからである。但し、拡散バリア層４を形成する材料の比誘電率は高くはないので、ＥＯＴを低く抑えるために１．５ｎｍ以下（または５原子層以下）に抑えることが望ましい。次に、高誘電率膜３の緻密化、欠陥除去を目的として熱処理を行う。このとき、雰囲気中にはＯ２、Ｈ２Ｏなどの酸化種が残存している可能性があるが、酸化種５は拡散バリア層４のために高誘電率膜３に侵入することができず、そのため低誘電率中間層２の成長は抑制される〔第１Ｂ図〕。望ましい熱処理温度は６５０〜８５０℃である。抵抗加熱炉ないしランプアニーラにより熱処理を行うことができるが、拡散バリア層４を成膜した成膜室内において引き続いて行ってもよい。
次に、スパッタ法、ＣＶＤ法、蒸着法などにより、ポリシリコン、ポリサイド、高融点金属シリサイド、高融点金属などを堆積してゲート電極材料膜６ａを形成する〔第１Ｃ図〕。続いて、フォトリソグラフィ法およびＲＩＥ法などを適用して、ゲート部以外のゲート電極材料膜６ａ、拡散バリア層４、高誘電率膜３、低誘電率中間層２をエッチング除去して、ゲート絶縁膜７上にゲート電極６を有するゲート部を形成する〔第１Ｄ図〕。このエッチング工程において、高誘電率膜３はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために、拡散バリア層８でゲート部を含む全面を被覆して熱処理を行う。この拡散バリア層８の材料、成膜法、膜厚などは拡散バリア層４と同様である。但し、熱処理後にバリア層を除去する場合には高融点金属などの導電性材料であってもよい。また、熱処理条件も第１Ｂ図に示す場合と同様である。ゲート部が拡散バリア層８により覆われていることにより熱処理終了後においても低誘電率中間層の側面部の膜厚が厚くなることはない〔第１Ｅ図〕。
次に、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ソース・ドレイン領域である不純物拡散層９を形成する〔第１Ｆ図〕。その後、必要に応じて拡散バリア層８を除去し、層間絶縁膜を堆積しコンタクトホールを開孔した後、ソース・ドレイン領域に接続される金属配線を形成する。
第１Ｅ図に示す状態での熱処理を省略して注入不純物の活性化のための熱処理によって高誘電率膜３のダメージ修復のための熱処理を兼ねるようにしてもよい。また、ソース・ドレイン領域を形成するためのイオン注入の前に拡散バリア層８を除去するようにしてもよい。
第１の実施の形態では、高誘電率膜３上に形成された拡散バリア層４は除去されることなくそのまま残されていた。拡散バリア層４の誘電率は、ＳｉＯ２より高いとはいえ一般的には高誘電率膜のそれより低いため、この絶縁膜を設けることはＥＯＴの増加に繋がる。第２の実施の形態では、拡散バリア層４を導電体化することによりＥＯＴの増加を防止する。第２Ａ図〜第２Ｃ図は、本発明の第２の実施の形態を示す工程順の断面図である。第１図に示した第１の実施の形態と同様の方法により、シリコン基板１上に低誘電率中間層２、高誘電率膜３を形成し、その上に、酸化種の透過性が低く、かつ、ゲート電極形成材料と反応して導電性材料となる材料を用いて拡散バリア層４を形成する。そして、高誘電率膜の膜質を改善するための熱処理を行う〔第２Ａ図〕。
次いで、拡散バリア層４上にゲート電極材料膜６ａを形成し〔第２Ｂ図〕、熱処理を行って拡散バリア層４をゲート電極材料膜６ａと反応させ導電性反応層１０を形成する〔第２Ｃ図〕。その後は、第１の実施の形態と同様に、ゲート部を加工し、ソース・ドレイン領域を形成して一連の製造工程を完了する。
拡散バリア層４をゲート電極材料膜６ａの組み合わせとしては、窒化物または珪化物と高融点金属、例えば窒化アルミニウムとチタン、窒化シリコンとチタン、炭化シリコンとチタンなどが挙げられる。
【実施例１】
第１Ａ図に示すように、Ｏ２：２ｘ１０−６Ｔｏｒｒ（２．６６ｘ１０−４Ｐａ）の雰囲気中、６５０℃、１０分間の熱酸化により、シリコン基板１上に低誘電率中間層２として０．３ｎｍ厚のＳｉＯ２を形成し、その上に、高誘電率膜３となるＨｆＯ２膜を２．６ｎｍ厚に形成した。ＨｆＯ２膜は、減圧Ｏ２雰囲気中でＨｆを電子ビーム蒸発させることで堆積した。その上に加熱蒸発法で金属Ａｌを堆積し、減圧Ｏ２雰囲気中で熱酸化することにより拡散バリア層４となる１．２ｎｍ厚のＡｌ２Ｏ３層を形成した。
次に、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中で、８００℃、３分間の加熱処理を行った。このときのＳｉＯ２層の成長程度を確認するために、Ａｌ２Ｏ３バリア層を有しない比較例試料も作成し同様の熱処理を行った。これらの実施例および比較例試料のＸＰＳ（Ｘ線励起光電子分光）でのＳｉ２ｐ光電子スペクトルを第３図に示す。Ａｌ２Ｏ３バリア層がない場合は界面ＳｉＯ２層が成長しているが、Ａｌ２Ｏ３バリア層を形成した場合は界面層が非常に薄く、加熱前とほとんど変わりがない。この結果よりＡｌ２Ｏ３バリア層が低誘電率中間層の成長を抑制していることが分かる。
第４図は、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中、８００℃で熱処理を行う時間と界面ＳｉＯ２の膜厚の変化を示している。Ａｌ２Ｏ３バリア層がない場合は、加熱初期段階から界面ＳｉＯ２層が成長している。一方、バリア層がある場合は５分程度までは界面層の増加がなく〔本願明細書ではこの時間をインキュベーション（ｉｎｃｕｂａｔｉｏｎ）と称する〕、その後ゆっくりと成長が始まる。インキュベーションはバリア層内の酸化種の拡散によって決まっており、温度および酸化種の分圧に依存すると考えられる。
第５図は、Ｏ２圧力および熱処理温度に対するインキュベーションの変化を示すグラフである。この結果から、Ｏ２圧力が分かればインキュベーションを越えない熱処理条件、すなわち熱処理温度に対する最適の熱処理時間を決定することができる。
第６図は、所望の熱処理温度に対して最適な時間熱処理できるように構成された熱処理装置の概略図である。熱処理室１２内には、ウエハ１１に赤外線を照射する赤外線ランプ１３が配置される。熱処理室１２内にはタンク１８よりＡｒ、Ｎ２などの不活性ガスが供給され、室内のガスは排気ポンプ１７により排気される。そして、室内の酸化種の分圧は室内ガスをオリフィス２０を介して受ける差動排気型の質量分析器１４により計測され、その計測値に基づいてコントローラ１９は、所望の加熱温度に対する最適の熱処理時間を決定し、赤外線ランプ１３への通電極時間をリアルタイムでコントロールする。なお、図中、１５はバルブ、１６は排気ポンプである。
【実施例２】
第２図に示すように、シリコン基板１上に、実施例１と同様の方法により、０．３ｎｍ厚の低誘電率中間層２、２．６ｎｍ厚のＨｆＯ２からなる高誘電率膜３を形成した。その上に加熱蒸着法でシリコンを堆積し、アンモニア雰囲気中で熱処理することにより、バリア層４となる１．２ｎｍ厚のＳｉＮ層を形成した後、高誘電率膜３の膜質改善のために、７７０℃、３分間の熱処理を行った。次に、電子ビーム蒸発法により、ゲート電極材料膜６ａとして、Ｔｉを１００ｎｍ厚に堆積した。そして、６００℃１分の加熱を行って、導電性反応層１０を形成した。
ＣＶ（ｃａｐａｃｉｔａｎｃｅ−ｖｏｌｔａｇｅ）法を用いて、導電性反応層１０を形成するための熱処理前後のＥＯＴを測定したところ、ＥＯＴは当初の１．４ｎｍから１．１ｎｍへと減少していた。このことから、ＴｉとＳｉＮが反応してＴｉＮ＋ＴｉＳｉが形成され、ゲート電極がＨｆＯ２へ直接接合したことが分かった。
以上、好ましい実施の形態、実施例について説明したが、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、高誘電率膜の膜質改善のための熱処理は、必ずしも単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【技術分野】
本発明は、ＭＩＳ型半導体装置およびＭＩＳ型半導体装置の製造方法に関し、特に微細化されたＭＩＳ型半導体装置に用いられている電極／高誘電率膜／基板の積層構造およびこの構造を形成する技術に関するものである。
【背景技術】
ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置の絶縁膜（ゲート絶縁膜）材料としてＳｉＯ２が広く用いられてきた。しかし、半導体装置が微細化・高密度化され、スケーリング則に則ってゲート絶縁膜が３ｎｍ以下に薄膜化されると、ゲート電極−シリコン基板間に直接トンネリングが起こるようになり、消費電力を増加させ、かつ素子の信頼性を低下させる。そこで、比誘電率が３．９のＳｉＯ２より比誘電率の大きい金属酸化物を用いて高誘電率ゲート絶縁膜を形成することにより、酸化膜換算膜厚ＥＯＴ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を厚くすることなく、物理膜厚を厚くする手法が検討されている。高誘電率絶縁膜の材料として採用されている材料ないし採用が検討されている材料としては、ＨｆＯ２（比誘電率εｒ：２５）、ＺｒＯ２（εｒ：２５）、Ｌｎ２Ｏ３（εｒ：８〜３０）（Ｌｎ：ランタノイド）、Ｔａ２Ｏ３（εｒ：２６）、ＴｉＯ２（εｒ：８０）等が挙げられる（例えば、特許文献１、２参照）。
第７Ａ図〜第７Ｄ図は、高誘電率ゲート絶縁膜を有するＭＩＳ型トランジスタの従来の製造方法を示す工程順の断面図である。シリコン基板１上に極薄のＳｉＯ２からなる低誘電率中間層２を形成しその上にＨｆＯ２などからなる高誘電率膜３をスパッタ法、蒸着法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成する〔第７Ａ図〕。次に、高誘電率膜３中の欠陥低減などの膜質改善を目的として、不活性雰囲気中において熱処理を行う。そして、高誘電率膜３上にポリシリコンなどを堆積してゲート電極材料膜６ａを形成する〔第７Ｂ図〕。次に、フォトリソグラフィ法およびＲＩＥ（リアクティブイオンエッチング）法などを適用して、ゲート電極材料膜６ａ、高誘電率膜３および低誘電率中間層２をパターニングしてゲート絶縁膜７上にゲート電極６を有するゲート部を加工する〔第７Ｃ図〕。このとき、高誘電率膜３は、側面がプラズマに曝されることにより高誘電率膜中には欠陥が導入されたり電荷が蓄積されたりする。これらの欠陥や蓄積電荷はトランジスタのしきい値を変動させることになるので、ゲート部加工後に欠陥を修復し蓄積電荷を逃がすための熱処理を行う。次いで、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ゲート部の両サイドにソース・ドレイン領域となる不純物拡散層９を形成する〔第７Ｄ図〕。
【特許文献１】 特開２０００−２２１４５号公報
【特許文献２】 特開２００２−３４３７９０号公報
【発明の開示】
上述した製造工程中の高誘電率膜３の成膜後の熱処理においては、第８図に示されるように、処理雰囲気中に残存しているＯ２、Ｈ２Ｏ等の酸化種５が高誘電率膜３中を矢印のように拡散して高誘電体膜とシリコン基板の界面に到達して低誘電率中間層２を成長させる。この低誘電率層の成長は、低ＥＯＴを実現する妨げとなる。また、熱処理の雰囲気中に残存する酸化種の濃度は熱処理の都度異なるため、形成される低誘電率層のばらつきが大きくなりこれがウエハ間での特性のばらつきを大きくする。
さらに、ゲート部加工後にプラズマダメージや蓄積電荷を除去する目的で行われる熱処理では、熱処理雰囲気中に残存する酸化種がゲート部側壁側から進入することにより、第９図に示されるように、側壁側に厚い低誘電率中間層２が形成される。この側壁側に形成される低誘電率中間層は、続いて行われる注入イオン活性化のための熱処理によってさらに成長する。
本願発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、第１に、高誘電率膜の膜質改善やプラズマダメージの回復の目的で行われる熱処理において、低誘電率膜が成長することのないようにして、特性にばらつきがなく高品質の製品を提供できるようにすることであり、第２に、高誘電率膜上に形成された拡散バリア層によってＥＯＴが厚くなることのないようにすることである。
上記の目的を達成するため、本発明によれば、高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
また、上記の目的を達成するため、本発明によれば、
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法、が提供される。
単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。
上記のように、本発明は、高誘電率膜上に下層拡散バリア層を形成した後に高誘電率膜の膜質改善のための熱処理を行うものであるので、熱処理中に酸化種が高誘電率膜を拡散して基板表面に到達することがなくなり、低誘電率膜が不所望に成長することがなくなる。また、下層拡散バリア層をゲート電極材料と反応させて導電化する実施例によれば、拡散バリア層を形成したことによるＥＯＴの増加を抑制することができる。また、本発明は、ゲート部を加工した後少なくともゲート部を上層拡散バリア層で被覆した状態でゲート部加工により高誘電率膜に導入されたダメージを修復するための熱処理を行うものであるので、この熱処理によって低誘電体率中間層の側面が増大することがなくなる。
【図面の簡単な説明】
第１Ａ〜第１Ｆ図は、本発明の第１の実施の形態を説明するための工程順の断面図である。
第２Ａ〜第２Ｃ図は、本発明の第２の実施の形態を説明するための工程順の断面図である。
第３図は、本発明の効果を説明するための、ＸＰＳによる界面ＳｉＯ２の観測値である。
第４図は、本発明の効果を説明するための、熱処理時間と界面ＳｉＯ２層厚との関係を示すグラフである。
第５図は、熱処理時間とＯ２圧力とインキュベーション時間との関係を示すグラフである。
第６図は、本発明の実施例の行われる熱処理装置の概略図である。
第７Ａ〜第７Ｄ図は、ＭＩＳ型半導体装置の従来の製造方法を示す工程順の断面図である。
第８図は、従来の製造方法の一問題点を説明するための断面図である。
第９図は、従来の製造方法の他の問題点を説明するための断面図である。
【発明を実施するための最良の形態】
次に、本発明の実施の形態について図面を参照して詳細にする。
第１Ａ図〜第１Ｆ図は、本発明の第１の実施の形態を示す工程順の断面図である。適切な比抵抗を有するシリコン基板１に、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法などにより絶縁分離領域を形成して活性領域を区画した後、基板表面に減圧Ｏ２中にて熱酸化を行うことにより極薄（２原子層以下）のＳｉＯ２からなる低誘電率中間層２を形成する。この低誘電率中間層２は、積極的に形成するのではなく、次の高誘電率膜３の形成時に不可避的に形成される自然酸化膜であってもよい。低誘電率中間層２上に、ＡＬＤ法、ＣＶＤ法、スパッタ法、レーザアブレーション法、蒸着法などを用いてＨｆＯ２、ＺｒＯ２、ＬｎＯ３（Ｌｎ：Ｌａ、Ｃｅ、Ｎｄ、Ｇｄ、Ｄｙ、Ｈｏ）、Ｔａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＢａｘＳｒ１−ｘＴｉＯ３の中の１種または複数種を堆積して高誘電率膜３を形成する。あるいは、酸化性雰囲気中、スパッタ法、レーザアブレーション法、蒸着法などにより金属を堆積させつつ酸化させることにより上記の高誘電率金属酸化物を形成するようにしてもよい。
高誘電率膜３上に、高誘電率膜３を形成する方法と同様の方法を用いて、Ｏ２、ＨＯ２の透過に対して耐性の高いＡｌ２Ｏ３、ＡｌＮ、ＡｌＮＯ、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＮＯ、ＳｉＣなどの中のいずれかを堆積して拡散バリア層４を形成する〔第１Ａ図〕。拡散バリア層４の膜厚は０．４ｎｍ以上が好ましくより好ましくは０．６ｎｍ以上（または２原子層以上）である。これ以下の膜厚では酸素透過を抑制する機能が低下するからである。但し、拡散バリア層４を形成する材料の比誘電率は高くはないので、ＥＯＴを低く抑えるために１．５ｎｍ以下（または５原子層以下）に抑えることが望ましい。次に、高誘電率膜３の緻密化、欠陥除去を目的として熱処理を行う。このとき、雰囲気中にはＯ２、Ｈ２Ｏなどの酸化種が残存している可能性があるが、酸化種５は拡散バリア層４のために高誘電率膜３に侵入することができず、そのため低誘電率中間層２の成長は抑制される〔第１Ｂ図〕。望ましい熱処理温度は６５０〜８５０℃である。抵抗加熱炉ないしランプアニーラにより熱処理を行うことができるが、拡散バリア層４を成膜した成膜室内において引き続いて行ってもよい。
次に、スパッタ法、ＣＶＤ法、蒸着法などにより、ポリシリコン、ポリサイド、高融点金属シリサイド、高融点金属などを堆積してゲート電極材料膜６ａを形成する〔第１Ｃ図〕。続いて、フォトリソグラフィ法およびＲＩＥ法などを適用して、ゲート部以外のゲート電極材料膜６ａ、拡散バリア層４、高誘電率膜３、低誘電率中間層２をエッチング除去して、ゲート絶縁膜７上にゲート電極６を有するゲート部を形成する〔第１Ｄ図〕。このエッチング工程において、高誘電率膜３はその側面がプラズマに曝されることにより、電荷が注入されまたダメージを受ける。この電荷を逃がしダメージを修復するために、拡散バリア層８でゲート部を含む全面を被覆して熱処理を行う。この拡散バリア層８の材料、成膜法、膜厚などは拡散バリア層４と同様である。但し、熱処理後にバリア層を除去する場合には高融点金属などの導電性材料であってもよい。また、熱処理条件も第１Ｂ図に示す場合と同様である。ゲート部が拡散バリア層８により覆われていることにより熱処理終了後においても低誘電率中間層の側面部の膜厚が厚くなることはない〔第１Ｅ図〕。
次に、ゲート部をマスクとしてイオン注入を行い、注入不純物の活性化のための熱処理を行って、ソース・ドレイン領域である不純物拡散層９を形成する〔第１Ｆ図〕。その後、必要に応じて拡散バリア層８を除去し、層間絶縁膜を堆積しコンタクトホールを開孔した後、ソース・ドレイン領域に接続される金属配線を形成する。
第１Ｅ図に示す状態での熱処理を省略して注入不純物の活性化のための熱処理によって高誘電率膜３のダメージ修復のための熱処理を兼ねるようにしてもよい。また、ソース・ドレイン領域を形成するためのイオン注入の前に拡散バリア層８を除去するようにしてもよい。
第１の実施の形態では、高誘電率膜３上に形成された拡散バリア層４は除去されることなくそのまま残されていた。拡散バリア層４の誘電率は、ＳｉＯ２より高いとはいえ一般的には高誘電率膜のそれより低いため、この絶縁膜を設けることはＥＯＴの増加に繋がる。第２の実施の形態では、拡散バリア層４を導電体化することによりＥＯＴの増加を防止する。第２Ａ図〜第２Ｃ図は、本発明の第２の実施の形態を示す工程順の断面図である。第１図に示した第１の実施の形態と同様の方法により、シリコン基板１上に低誘電率中間層２、高誘電率膜３を形成し、その上に、酸化種の透過性が低く、かつ、ゲート電極形成材料と反応して導電性材料となる材料を用いて拡散バリア層４を形成する。そして、高誘電率膜の膜質を改善するための熱処理を行う〔第２Ａ図〕。
次いで、拡散バリア層４上にゲート電極材料膜６ａを形成し〔第２Ｂ図〕、熱処理を行って拡散バリア層４をゲート電極材料膜６ａと反応させ導電性反応層１０を形成する〔第２Ｃ図〕。その後は、第１の実施の形態と同様に、ゲート部を加工し、ソース・ドレイン領域を形成して一連の製造工程を完了する。
拡散バリア層４をゲート電極材料膜６ａの組み合わせとしては、窒化物または珪化物と高融点金属、例えば窒化アルミニウムとチタン、窒化シリコンとチタン、炭化シリコンとチタンなどが挙げられる。
【実施例１】
第１Ａ図に示すように、Ｏ２：２ｘ１０−６Ｔｏｒｒ（２．６６ｘ１０−４Ｐａ）の雰囲気中、６５０℃、１０分間の熱酸化により、シリコン基板１上に低誘電率中間層２として０．３ｎｍ厚のＳｉＯ２を形成し、その上に、高誘電率膜３となるＨｆＯ２膜を２．６ｎｍ厚に形成した。ＨｆＯ２膜は、減圧Ｏ２雰囲気中でＨｆを電子ビーム蒸発させることで堆積した。その上に加熱蒸発法で金属Ａｌを堆積し、減圧Ｏ２雰囲気中で熱酸化することにより拡散バリア層４となる１．２ｎｍ厚のＡｌ２Ｏ３層を形成した。
次に、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中で、８００℃、３分間の加熱処理を行った。このときのＳｉＯ２層の成長程度を確認するために、Ａｌ２Ｏ３バリア層を有しない比較例試料も作成し同様の熱処理を行った。これらの実施例および比較例試料のＸＰＳ（Ｘ線励起光電子分光）でのＳｉ２ｐ光電子スペクトルを第３図に示す。Ａｌ２Ｏ３バリア層がない場合は界面ＳｉＯ２層が成長しているが、Ａｌ２Ｏ３バリア層を形成した場合は界面層が非常に薄く、加熱前とほとんど変わりがない。この結果よりＡｌ２Ｏ３バリア層が低誘電率中間層の成長を抑制していることが分かる。
第４図は、Ｏ２圧が１ｘ１０−５Ｔｏｒｒ（１．３３ｘ１０−３Ｐａ）の雰囲気中、８００℃で熱処理を行う時間と界面ＳｉＯ２の膜厚の変化を示している。Ａｌ２Ｏ３バリア層がない場合は、加熱初期段階から界面ＳｉＯ２層が成長している。一方、バリア層がある場合は５分程度までは界面層の増加がなく〔本願明細書ではこの時間をインキュベーション（ｉｎｃｕｂａｔｉｏｎ）と称する〕、その後ゆっくりと成長が始まる。インキュベーションはバリア層内の酸化種の拡散によって決まっており、温度および酸化種の分圧に依存すると考えられる。
第５図は、Ｏ２圧力および熱処理温度に対するインキュベーションの変化を示すグラフである。この結果から、Ｏ２圧力が分かればインキュベーションを越えない熱処理条件、すなわち熱処理温度に対する最適の熱処理時間を決定することができる。
第６図は、所望の熱処理温度に対して最適な時間熱処理できるように構成された熱処理装置の概略図である。熱処理室１２内には、ウエハ１１に赤外線を照射する赤外線ランプ１３が配置される。熱処理室１２内にはタンク１８よりＡｒ、Ｎ２などの不活性ガスが供給され、室内のガスは排気ポンプ１７により排気される。そして、室内の酸化種の分圧は室内ガスをオリフィス２０を介して受ける差動排気型の質量分析器１４により計測され、その計測値に基づいてコントローラ１９は、所望の加熱温度に対する最適の熱処理時間を決定し、赤外線ランプ１３への通電極時間をリアルタイムでコントロールする。なお、図中、１５はバルブ、１６は排気ポンプである。
【実施例２】
第２図に示すように、シリコン基板１上に、実施例１と同様の方法により、０．３ｎｍ厚の低誘電率中間層２、２．６ｎｍ厚のＨｆＯ２からなる高誘電率膜３を形成した。その上に加熱蒸着法でシリコンを堆積し、アンモニア雰囲気中で熱処理することにより、バリア層４となる１．２ｎｍ厚のＳｉＮ層を形成した後、高誘電率膜３の膜質改善のために、７７０℃、３分間の熱処理を行った。次に、電子ビーム蒸発法により、ゲート電極材料膜６ａとして、Ｔｉを１００ｎｍ厚に堆積した。そして、６００℃１分の加熱を行って、導電性反応層１０を形成した。
ＣＶ（ｃａｐａｃｉｔａｎｃｅ−ｖｏｌｔａｇｅ）法を用いて、導電性反応層１０を形成するための熱処理前後のＥＯＴを測定したところ、ＥＯＴは当初の１．４ｎｍから１．１ｎｍへと減少していた。このことから、ＴｉとＳｉＮが反応してＴｉＮ＋ＴｉＳｉが形成され、ゲート電極がＨｆＯ２へ直接接合したことが分かった。
以上、好ましい実施の形態、実施例について説明したが、本発明はこれらに限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、高誘電率膜の膜質改善のための熱処理は、必ずしも単独に行う必要はなく、その後に行われる熱処理によって兼ねさせるようにすることもできる。
【図３】
【図４】
【図５】
【図６】
【図８】
【図９】
【特許請求の範囲】
【請求項１】
高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置。
【請求項２】
請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記反応層が金属窒化物または金属珪化物を含んでいることを特徴とするＭＩＳ型半導体装置。
【請求項３】
請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記ゲート電極がＴｉ、ＷまたはＴａにより形成されていることを特徴とするＭＩＳ型半導体装置。
【請求項４】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項５】
請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、その雰囲気中の酸化種の濃度と熱処理温度とに基づいて設定されることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項６】
請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、酸化種が前記高誘電率膜を通過して前記半導体基板の表面に到達する時間以内に設定されていることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項７】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項８】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行って前記高誘電率膜の膜質を改善する工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項９】
請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化物または珪化物と高融点金属であることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１０】
請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化アルミニウムとチタン、窒化シリコンとチタンまたは炭化シリコンとチタンであることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）前記ゲート電極形成材料膜、前記拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｅ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｆ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前期熱処理を行う工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）前記ゲート電極形成材料膜、前記下層拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｆ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｇ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１４】
請求の範囲第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記ゲート部を形成する工程の後、または、前記上層拡散バリア層を堆積する工程の後に、前記ゲート部の両サイドの半導体基板内に不純物イオンを注入する工程が付加され、前記後期熱処理が注入された不純物の活性化処理である熱処理を兼ねていることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１５】
請求の範囲第４項、第７項、第８項、第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層または前記上層拡散バリア層が２原子層または０．６ｎｍ厚以上、５原子層または１．５ｎｍ厚以下の膜厚の酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコンのいずれかであることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１】
高誘電率ゲート絶縁膜上にゲート電極が形成されているＭＩＳ型半導体装置において、前記高誘電率ゲート絶縁膜と前記ゲート電極との間には、絶縁膜とゲート電極とが反応することによって形成された導電体層である反応層が介在していることを特徴とするＭＩＳ型半導体装置。
【請求項２】
請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記反応層が金属窒化物または金属珪化物を含んでいることを特徴とするＭＩＳ型半導体装置。
【請求項３】
請求の範囲第１項に記載のＭＩＳ型半導体装置において、前記ゲート電極がＴｉ、ＷまたはＴａにより形成されていることを特徴とするＭＩＳ型半導体装置。
【請求項４】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項５】
請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、その雰囲気中の酸化種の濃度と熱処理温度とに基づいて設定されることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項６】
請求の範囲第４項に記載のＭＩＳ型半導体装置の製造方法において、熱処理を行う時間が、酸化種が前記高誘電率膜を通過して前記半導体基板の表面に到達する時間以内に設定されていることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項７】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項８】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上に該高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）熱処理を行って前記高誘電率膜の膜質を改善する工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）熱処理を行って前記下層拡散バリア層と前記ゲート電極形成材料膜とを反応させて導電性反応層を形成する工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項９】
請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化物または珪化物と高融点金属であることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１０】
請求の範囲第７項または第８項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層の材料と前記ゲート電極形成材料との組み合わせが、窒化アルミニウムとチタン、窒化シリコンとチタンまたは炭化シリコンとチタンであることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１１】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜上にゲート電極形成材料膜を形成する工程と、
（ｃ）前記ゲート電極形成材料膜と前記高誘電率膜とをゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｄ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｅ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１２】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前記拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｄ）前記ゲート電極形成材料膜、前記拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｅ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｆ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板上に高誘電率膜を形成する工程と、
（ｂ）前記高誘電率膜への酸化種（Ｏ２、Ｈ２Ｏ）の混入を抑制する下層拡散バリア層を堆積する工程と、
（ｃ）前期熱処理を行う工程と、
（ｄ）前記下層拡散バリア層上にゲート電極形成材料膜を形成する工程と、
（ｅ）前記ゲート電極形成材料膜、前記下層拡散バリア層および前記高誘電率膜をゲート電極形状にパターニングしてゲート部を形成する工程と、
（ｆ）少なくとも前記ゲート部上およびその側面に酸化種（Ｏ２、Ｈ２Ｏ）の侵入を抑制する上層拡散バリア層を堆積する工程と、
（ｇ）後期熱処理を行う工程と、
を有することを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１４】
請求の範囲第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記ゲート部を形成する工程の後、または、前記上層拡散バリア層を堆積する工程の後に、前記ゲート部の両サイドの半導体基板内に不純物イオンを注入する工程が付加され、前記後期熱処理が注入された不純物の活性化処理である熱処理を兼ねていることを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項１５】
請求の範囲第４項、第７項、第８項、第１１項、第１２項または第１３項に記載のＭＩＳ型半導体装置の製造方法において、前記下層拡散バリア層または前記上層拡散バリア層が２原子層または０．６ｎｍ厚以上、５原子層または１．５ｎｍ厚以下の膜厚の酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウム、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコンのいずれかであることを特徴とするＭＩＳ型半導体装置の製造方法。
【国際公開番号】ＷＯ２００４／０７３０７２
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【発行日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００５−５０４９７０（Ｐ２００５−５０４９７０）
【国際出願番号】ＰＣＴ／ＪＰ２００４／００１４０８
【国際出願日】平成１６年２月１０日（２００４．２．１０）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【国際公開日】平成１６年８月２６日（２００４．８．２６）
【発行日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／００１４０８
【国際出願日】平成１６年２月１０日（２００４．２．１０）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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