【課題】所望の形状を有するゲート電極を形成することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の実施の形態に係る半導体装置の製造方法は、半導体基板上に形成された半導体膜を加工してゲート電極を形成する工程と、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つおよびＯ_２を含み、Ｏ_２の流量が全体の流量の合計の８０％よりも大きいガス、または、ＨＢｒ、Ｃｌ_２、ＣＦ_４、ＳＦ_６若しくはＮＦ_３のうち少なくとも１つ、Ｏ_２およびＮ_２を含み、Ｏ_２およびＮ_２の流量の合計が全体の合計の８０％よりも大きいガスのプラズマ放電により、前記ゲート電極の側面に保護膜を形成する工程と、前記保護膜を形成した後、前記半導体基板上の前記半導体膜の残渣を除去する工程と、を含む。 （もっと読む）

【課題】 化学機械研磨を行うことなく、比較的低コストでフルシリサイドゲート電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】 半導体基板の表面上に第１の膜(27)及び第２の膜(28)を形成する。第２の膜をパターニングすることにより、内部に開口(41c)または凹部(41d)が配置された第１のパターン(41a)と、一方向に長い第２のパターン(31a)とを形成する。第１及び第２のパターンを覆い、それらのパターンの上面上の部分の膜厚が、半導体基板の表面上の部分の膜厚よりも薄くなるように、半導体基板の上に塗布法により、第３の膜(51)を形成する。第３の膜をエッチバックすることにより、第１及び第２のパターンの上面を露出させる。全面に第４の膜(55)を形成する。第１及び第２のパターンと、第４の膜とを反応させることにより、第１及び第２のパターンを、その底面まで、金属シリサイド化物にする。 （もっと読む）

【課題】縦型絶縁ゲート型電界効果トランジスタのソースコンタクト抵抗を低減する。
【解決手段】半導体装置４０では、半導体基板１の上部に、第１のソース層２ａが設けられ、第１のソース層２ａ内に第１のソース層２ａより深く、凹部３を有する第２のソース層２ｂが設けられる。凹部３上には、積層された第１の層間絶縁膜４ａ、ゲート電極膜５、及び第２の層間絶縁膜４ｂを貫通するようにゲート開口部が設けられる。側面にゲート絶縁膜６が設けられたゲート開口部には、第３のソース層２ｃ、チャネル部７、及びドレイン層８が積層埋設される。第３のソース層２ｃは、下部が第２のソース層２ｂと接するように、凹部３上及びゲート開口部に埋設される。第１の層間絶縁膜４ａと凹部３の間に突起状のゲート絶縁膜凸部６ａが設けられる。 （もっと読む）

【課題】リセスゲート工程中にリセス領域のエッチング工程で尖状のホーン（Ｈｏｒｎ）が発生することを抑制できる半導体装置のリセスゲート製造方法を提供すること。
【解決手段】シリコン基板２１をエッチングし、活性領域を画定するトレンチ２２を形成するステップと、該トレンチをギャップフィルする素子分離膜２３を形成するステップと、前記活性領域のチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁（エッチングマスク）として前記チャネル予定領域を１次エッチングおよび２次エッチング（前記２次エッチングは前記非晶質カーボン膜を取除いた後に行う）の順序でエッチングし、デュアルプロファイルを有するリセス領域１００を形成するステップとを含む。 （もっと読む）

【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１上に形成された柱状体３と、前記柱状体３の先端側３ｂに形成された先端側不純物拡散領域５と、前記柱状体３の基端側３ａに形成された基端側不純物拡散領域４と、前記柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、前記先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、前記基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、前記先端側絶縁層１０および前記基端側絶縁層９の間に配置されたゲート電極８と、を具備することを特徴とする半導体装置２１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】動作時のゲート電極底端部において発生する電界集中を低減させた、製造歩留り及び信頼性の高いＭＩＳ型ＦＥＴ得る。
【解決手段】下地２０上にエッチングレートの異なる二層構造のゲート絶縁膜を有し、ゲート絶縁膜に加工形成されたゲートコンタクトホールの底部側面及び底部が下地側に凸形状の曲面である。このゲート絶縁膜は、下地側から下層の第１ゲート絶縁膜３０と第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜３２から成る窒化シリコン膜である。 （もっと読む）

【課題】ソース領域およびドレイン領域をシリサイド化しても、リーク電流を可及的に抑えることを可能にする。
【解決手段】半導体領域７を有するシリコン基板２と、半導体領域に離間して形成されたソース／ドレイン領域１１ａ、１５ａ、１１ｂ１５ｂと、ソース領域とドレイン領域との間の半導体領域上に形成された絶縁膜９ａと、絶縁膜上に形成されたゲート電極１０ａと、ゲート電極の側部に形成された側壁絶縁膜１３ａと、第１ソース／ドレイン領域上に形成され、少なくとも｛１１１｝面となる表面を有する単結晶シリコン層１７ａ、１７ｂと、少なくとも単結晶シリコン層の｛１１１｝面上に形成され、かつ側壁絶縁膜に接する部分を有し、この部分と単結晶シリコン層との界面が単結晶シリコン層の｛１１１｝面であるＮｉＳｉ層２１ａ、２１ｂと、ＮｉＳｉ層に接する第１のＴｉＮ膜２３ａ、２３ｂと、を有する第１のＭＯＳＦＥＴと、を備えたことを特徴とする。 （もっと読む）

【課題】高速高周波動作に適した信頼性の高い半導体装置を得ること。
【解決手段】シリコン基板１１の表面層に拡張ドレイン領域１２とウェル領域１３を形成し、拡張ドレイン領域１２上に絶縁層２０を形成する。その絶縁層２０の側壁に犠牲スペーサー領域を形成し、犠牲スペーサー領域をマスクとしてウェル領域１３の表面層に自己整合的に窒素を注入し熱処理を行う。犠牲スペーサー領域を除去した後に熱酸化を行ってゲート酸化膜２１，２２を形成する。窒素が注入された部分のシリコンの酸化速度は、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下する。窒素は、絶縁層２０の側壁の犠牲スペーサー領域の下には注入されないので、厚い絶縁層２０に接続する部分のゲート酸化膜２１の厚さが、それ以外の部分のゲート酸化膜２２の厚さと同じか、それよりも厚くなる。 （もっと読む）

【課題】半導体基板に形成された拡散層および拡散層間分離絶縁膜の一部がリセスされた溝ゲート構造を有する半導体装置において、拡散層間分離絶縁膜の埋設性とチャネル抵抗の低減を両立する。
【解決手段】溝ゲート構造となる溝内において、拡散層間分離絶縁膜を拡散層に対して選択的にウェットエッチングして拡散層が突出部した構造を形成し、さらに突出した拡散層を選択エピタキシャル成長させることで拡散層の突出部に庇状の構造を形成する。 （もっと読む）

【課題】Ｐ型ＦＥＴとＮ型ＦＥＴとを半導体基板に形成された半導体装置において、ゲート電極をフルシリサイド化して、Ｐ型ＦＥＴの移動度を高め、Ｎ型ＦＥＴのオン電流を増やすことを可能とする。
【解決手段】半導体基板１１にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐとがフルシリサイド化されている半導体装置１において、前記Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴とする。 （もっと読む）

【課題】ＳＴＩ領域で囲まれた部分のシリコン基板をエッチングすることによりシリコン柱を形成して、シリコン柱をゲート絶縁膜およびゲート電極で覆いチャネル部とし、チャネル部の上下にソース・ドレインとなる拡散層を有した縦型ＭＯＳトランジスタにおいて、ＳＴＩ絶縁膜側壁に残ったゲート電極材による寄生ＭＯＳ動作を解消する。
【解決手段】ＳＴＩ絶縁膜２の側壁に形成されるゲート電極材８に、該ゲート電極材の電位を制御する電極１４を形成する。 （もっと読む）

【課題】高い降伏電圧を持つ半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００に形成された第１導電型ウェル領域に相互離隔して形成される第２導電型ドリフト領域、ドリフト領域３１０上に突起されるバーティカル領域３２０、及びバーティカル領域上に形成される第２導電型ソース／ドレイン領域６００を含む。 （もっと読む）

【課題】ｈｉｇｈ−ｋ／メタルゲートと呼ばれる構造の素子の微細化に適した加工方法を提供する。
【解決手段】Ｓｉ基板１１上にＨｆあるいはＺｒを含む例えばＨｆＳｉＯＮ絶縁膜１２を形成して、その上にＴｉあるいはＴａなどを含む導体膜１３と、Ｗなどを主成分とする導体膜１４、キャップＳｉＮ層１５、ＢＡＲＣ１６、レジスト１７が形成された電極構造をもつ半導体素子を、１Ｐａ以下の圧力領域でエッチングガスに少なくともＦを含むガスにて絶縁膜１２上の各層１３〜１７が水平方向にほぼ同じ速度でエッチングされるように、ドライエッチング加工する。 （もっと読む）

【課題】ピン電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ピン電界効果トランジスタは、基板１００上に具備されるアクティブピン１０２と、アクティブピン１０２の表面に具備されるゲート酸化膜パターン１０４と、ゲート酸化膜パターン１０４上に具備され、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂと、第１電極パターン１０６ｂ上に積層され、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａ及び第１電極パターン１０６ｂ両側のアクティブピン１０２表面下に具備されるソース／ドレイン拡張領域１１０を含む。このようなピン電界効果トランジスタは、優れた性能を有するのみならず、ＧＩＤＬ電流が減少される。 （もっと読む）

【課題】キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを形成可能な半導体基板、それらのＦｉｎＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体基板は、第１の半導体領域と、前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、を有する。 （もっと読む）

【課題】光センサならびに調光装置の機能を達成し、スペースを減少させる部品構造を形成する。
【解決手段】調光検知ＭＯＳＦＥＴトランジスタであって、第一方向に沿って伸張するチャネル１３０により分離された２のソースおよびドレイン領域を有し、光の照射を受ける基板１００と、第一方向と実質的に垂直な第二方向に沿って伸張するゲート導電性の梁(gate conductive beam)１４０であり、かかる梁は、少なくとも一の支持領域上で、その２つの端部のそれぞれにおいて固定され、チャネル領域１３０の上に位置し、当該ゲート梁は、ゲート電圧とバルク電圧間の差であって、当該梁を曲げてチャネルの表面に近づけさせるものにより制御されるその湾曲に基づいて、チャネル１３０に達する光にプログレッシブ変調を実行するよう、ほぼ不透明で柔軟であるゲート導電性の梁を備える。 （もっと読む）

【課題】超短チャネル長化でき、Ｓｉ層厚一定によって閾値を変化させずにＯＮ電流を増加でき、さらにバックゲートにより閾値も動的に変更できる縦型トランジスタ構造を備えた半導体装置および半導体装置の製造方法を提供することを目的とする。
【解決手段】基板２上に、中心軸Ｍが基板２面と垂直方向に形成されてなる筒型の基柱３と、基柱３の上部と下部に、中心軸Ｍを中心とする同心形状に形成された第１導電型からなるソース・ドレイン拡散層４ａ，４ｂと、ソース・ドレイン拡散層４ａ，４ｂに挟まれた基柱３の中間部に形成された第１導電型からなるボディ層と、基柱３の側面にゲート絶縁膜６を介して形成されたフロントゲート電極７とを備えたことを特徴とする。また、第２導電型からなるバックゲート電極８が、基柱３の内側に上部から下部まで貫通する柱状に形成されてなることとする。 （もっと読む）

【課題】半導体バルク基板や半導体・オン・絶縁体基板のような基板上に半導体デバイスを形成する良好な方法、及びその方法で形成した半導体デバイスを提供する。
【解決手段】基板をパターニングし、基板の第１主表面の平面に実質的に垂直な方向に、基板から延びた、少なくとも１つの構造を形成した後に、少なくとも１つの構造により覆われていない基板の位置に、部分的に変更された領域６を形成し、それらの領域６のエッチング抵抗を部分的に増加させる工程とを含む。部分的に変更された領域の形成工程は、半導体デバイス１０の作製中の更なる処理工程中に、少なくとも１つの構造のアンダーエッチングを防止できる。部分的に変更された領域の形成工程は、少なくとも１つの構造により覆われていない基板の領域に、注入元素を注入する工程により行われても良い。 （もっと読む）

【課題】本発明は、静電気耐量の高い横型ＭＯＳトランジスタ及びこれを用いた半導体装置を提供することを目的とする。
【解決手段】第１導電型の半導体層６０、６０ａと、
該半導体層上に、酸化膜１２を介して形成されたゲート１０と、
該ゲートの両側で、かつ前記半導体層表面に形成された前記第１導電型のドレイン２０及びソース３０と、
該ソースの横に隣接し、前記ゲート及び前記ドレインと反対側の前記半導体層表面に形成された第２導電型のバックゲート４０と、
前記ソース及び前記バックゲートの側部及び底部を下方から覆うように前記半導体層表面に形成された前記第２導電型のボディ領域５０とを有する横型ＭＯＳトランジスタトランジスタ２５０、２５０ａであって、
前記ボディ領域は、前記ソースの側部にチャネル領域５１を有し、前記ソース及び前記バックゲートの下部に、抵抗成分Ｒｂが前記チャネル領域よりも高い高抵抗領域５２を有することを特徴とする。 （もっと読む）