半導体装置およびその製造方法
【課題】Ｐ型ＦＥＴとＮ型ＦＥＴとを半導体基板に形成された半導体装置において、ゲート電極をフルシリサイド化して、Ｐ型ＦＥＴの移動度を高め、Ｎ型ＦＥＴのオン電流を増やすことを可能とする。
【解決手段】半導体基板１１にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐとがフルシリサイド化されている半導体装置１において、前記Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴とする。
【解決手段】半導体基板１１にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐとがフルシリサイド化されている半導体装置１において、前記Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が前記半導体基板１１表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ゲート電極を完全にシリサイド化させるフルシリサイド（Full-Silicide：ＦＵＳＩ）技術は、９０ｎｍノード以降の極薄ゲート絶縁膜で顕在化しているゲート空乏化を抑制する有望な技術として各種研究機関から報告されている。
【０００３】
フルシリサイド技術の中でもプロセスの簡便さと薄膜シリサイドを作製する容易さからニッケルを用いたフルシリサイドゲート構造が有望視されている。ニッケルフルシリサイドゲートは、ゲート電極の仕事関数をＮ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれ最適化する目的から、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれのニッケルとシリコンの組成量を変更している構造が報告されている（例えば、非特許文献１参照）。組成比はＮ型ＦＥＴのゲート電極をＮｉＳｉ2構造、Ｐ型ＦＥＴのゲート電極をＮｉ3Ｓｉ型とする組成比が仕事関数の観点から望ましい。
【０００４】
しかしながら、Ｎｉ3Ｓｉ型のフルシリサイドゲート構造を形成する場合には、ニッケルがシリコンと反応する過程において体積膨張が大き過ぎて、その応力の負荷によりゲート端からチャネル部へニッケルが浸み込むという不具合が生じることが報告されている（例えば、非特許文献２参照）。その対策として、ニッケルと反応させるシリコンの量をＮ型／Ｐ型それぞれで変えること、すなわち反応させるシリコンの初期量をＮ型／Ｐ型それぞれに変更することによって対策している。
【０００５】
従来のフルシリサイドゲート構造は、ゲート電極表層をＣＭＰ（Chemical Mechanical Polishing）技術で露出させ、シリサイド反応を施すプロセスが一般的である（例えば、特許文献１の図９参照）。ＣＭＰによりゲート電極表層を露出させた後で、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれについてシリサイド反応させるとき、ゲートシリコン初期量を調整することで体積膨張による不具合を抑止した例が知られている（例えば、非特許文献２参照）。
【０００６】
しかしながら、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれのゲート電極の高さを調整してからエッチバックを行う技術は、ＲＩＥ（Reactive Ion Etching）プロセスの面内均一性のばらつきによる電気特性ばらつきに繋がり、問題となる。
【０００７】
そこで、ゲートシリサイド反応の体積膨張を考慮した初期ポリシリコン量を調整する方法が、ゲート高さやゲート形状を調整することで対策されており、先行技術として、ゲート上端を丸めた構造（例えば、特許文献２の図９、特許文献３の図１参照）が知られている。
【０００８】
また、ゲート高さ以外の調整方法として、Ｐ型ＦＥＴのゲートの体積膨張量を減らす目的からゲート形状をテーパー形状に調整する方法がある。同時にＮ型のゲートも同じ形状とすると、体積膨張量が不足し、チャネル部への応力が減りオン電流を増やすことができないという問題が残る。
【０００９】
【非特許文献１】Dual Workfunction NiSilicide/HfSiON Gate Stacks by Phase-controlled Full-Silicidation （PC FUSI） Technique for 45ｎｍ-node LSTP and LOP Devices （K. Takahashi 2004 IEDM p.91）
【非特許文献２】Strain Controlled CMOSFET with Phase Controlled Full-Silicide（PC-FUSI）/HfSiON Gate Stack Structure for 45ｎｍ-node LSTP Devices （M. Saitoh 2006 Symp. on VLSI tech.）
【特許文献１】特開２００６-１４０３１９号公報
【特許文献２】特開２００６-３２４１０号公報
【特許文献３】特開２００３-２２４２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、Ｐ型ＦＥＴのゲートの体積膨張量を減らす目的からゲート形状をテーパー形状に調整した場合、Ｎ型ＦＥＴのゲートも同時に形成すると、Ｎ型ＦＥＴのゲートの体積膨張量が不足し、チャネル部への応力が減りオン電流を増やすことができないという点である。
【００１１】
本発明は、Ｐ型ＦＥＴのゲートとＮ型ＦＥＴのゲートの形状を、Ｐ型ＦＥＴのゲートはその断面形状が順テーパ形状に、Ｎ型ＦＥＴのゲートはその断面形状が逆テーパ形状になるように形成することで、Ｐ型ＦＥＴの移動度を高め、Ｎ型ＦＥＴのオン電流を増やすことを可能にする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化されている半導体装置において、前記Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴としている。
【００１３】
本発明の半導体装置では、Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成されていることから、フルシリサイド化する際に、ゲート電極の体積が小さくなっているため、膨張量を低減することができる。このため、シリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。
【００１４】
また、Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成されていることから、フルシリサイド化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極の体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。
【００１５】
本発明の半導体装置の製造方法は、半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとを形成するときに、前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化される半導体装置の製造方法において、前記Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成し、前記Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成した後、前記Ｐ型ＦＥＴのゲート電極上にマスクを形成して前記Ｎ型ＦＥＴのゲート電極のみをフルシリサイド化し、前記Ｎ型ＦＥＴのゲート電極上にマスクを形成して前記Ｐ型ＦＥＴのゲート電極のみをフルシリサイド化することを特徴としている。
【００１６】
本発明の半導体装置の製造方法では、Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成することから、フルシリサイド化する際に、ゲート電極の体積が小さくなっているため、膨張量を低減することができる。このため、シリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。
【００１７】
また、Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成することから、フルシリサイド化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極の体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置では、Ｎ型ＦＥＴではチャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となり、Ｐ型ＦＥＴではシリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えることができるので、それぞれのＦＥＴの高性能化、信頼性の向上ができるという利点がある。
【００１９】
本発明の半導体装置の製造方法では、Ｎ型ＦＥＴではチャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となり、Ｐ型ＦＥＴではシリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えることができるので、それぞれのＦＥＴの高性能化、信頼性の向上ができるという利点がある。
【発明を実施するための最良の形態】
【００２０】
本発明の半導体装置に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００２１】
図１に示すように、半導体基板１１にＮ型ＦＥＴ（例えばＮ型ＭＯＳＦＥＴ）の形成領域１１ＮとＰ型ＦＥＴ（例えばＰ型ＭＯＳＦＥＴ）の形成領域１１Ｐを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。各形成領域１１Ｎ、１１Ｐのそれぞれには最適なチャネル不純物が導入されている。
【００２２】
上記半導体基板１１上にはゲート絶縁膜１３を介して、ゲート電極１４Ｎとゲート電極１４Ｐが形成されている。上記ゲート絶縁膜１３は、例えば高誘電率膜で形成され、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜で形成されている。
【００２３】
上記ゲート電極１４Ｐは、その断面形状（ゲート長方向の断面形状）が順テーパ形状に形成されている。また上記ゲート電極１４Ｎは、その断面形状（ゲート長方向の断面形状）が逆テーパ形状に形成されている。各ゲート電極１４Ｎ，１４Ｐの断面形状については、後に詳述する。
【００２４】
上記各ゲート電極１４Ｎ，１４Ｐの側壁にはオフセットスペーサ１５、サイドウォールスペーサ１９が、例えば窒化シリコン膜、酸化シリコン膜等で形成されている。さらにゲート電極１４Ｎの両側の半導体基板１１にはソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを介してソースドレイン領域２１Ｎ，２２Ｎが形成され、ゲート電極１４Ｐの両側の半導体基板１１にはソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを介してソースドレイン領域２１Ｐ，２２Ｐが形成されている。
【００２５】
上記各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上にはシリサイド層２３が形成されている。このシリサイド層２３は、例えばニッケルシリサイドからなる。さらに、上記ゲート電極１４Ｎ，１４Ｐを被覆するように、コンタクトエッチングストップレイヤー（ＣＥＳＬ）としてのストレスを持つ高応力膜２９が、例えば６０ｎｍの厚さに形成されている。
【００２６】
上記説明では、シリサイド材料にニッケルを用いたが、シリサイド材料としては、Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐで、仕事関数が異なるシリサイドを形成することができる金属材料であればよい。その代表として、上記ニッケル（Ｎｉ）をあげたが、白金（Ｐｔ）でもよい。
【００２７】
上記の如く、Ｐ型ＦＥＴのゲート電極１４Ｐ、Ｎ型ＦＥＴのゲート電極１４Ｎをフルシリサイド化した半導体装置１が構成されている。
【００２８】
次に、図２の概略構成断面図によって、上記ゲート電極１４Ｎ、１４Ｐの形状について説明する。
【００２９】
図２に示すように、特性ばらつきを増やすことなく、ゲート高さとゲート長をそのままで、Ｎ／Ｐのゲート形状を作り分ける。例えば、テーパ形状のテーパ角θを、一例として、θ=10°とした場合のゲート形状を説明する。
【００３０】
テーパ角θについてはゲート電極のサイズやレイアウトにより、以下の様に計算できる。ここで、各ゲート電極のゲート長方向の断面積をＶ１，Ｖ２とし、各ゲート電極下面のゲート長方向の長さをＬｇ、ゲート電極の高さをｈとして、
Ｖ１＝ｈ／２（Ｌｇ＋Ｌｇ−２ｈｔａｎθ）
＝ｈ（Ｌｇ−ｈｔａｎθ）
ＶＶ２＝ｈ／２（Ｌｇ＋Ｌｇ＋２ｈｔａｎθ）
＝ｈ（Ｌｇ＋ｈｔａｎθ）
が得られる。例えば、
体積比を最適なＶ１：Ｖ２＝１：２とするために、ＬＬｇ＝５０ｎｍ、ｈ＝１５０ｎｍの構造下ではθｓ＝９.４６°（約１０°程度のテーパー形状）が望ましいことがわかる。このθの値は、Ｖ１，Ｖ２，Ｌｇ、ｈの設定値によって適宜変更が可能である。
【００３１】
上記半導体装置１では、図３（１）に示すように、Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が、半導体基板１１表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成されていることから、フルシリサイド（Ｎｉ3Ｓｉ）化する際に、ゲート電極１４Ｐの体積が小さくなっているため、膨張量を低減することができる。このため、ニッケル（Ｎｉ）のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。また、ゲート電極１４Ｐの体積が小さくなるので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が濃くなり、Ｐ型ＦＥＴのゲート電極１４Ｐとして最適なフルシリサイド（Ｎｉ3Ｓｉ）化が可能となる。
【００３２】
また、上記半導体装置１では、図３（２）に示すように、Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が、半導体基板１１表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成されていることから、フルシリサイド（Ｎｉ3Ｓｉ）化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極１４Ｐの体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。また、ゲート電極１４Ｎの体積が大きくなるので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が薄くなり、Ｎ型ＦＥＴのゲート電極１４Ｎとして最適なフルシリサイド（ＮｉＳｉ2）化が可能となる。
【００３３】
図３（３）に示すように、比較例として、従来Ｐ型ＦＥＴのゲート電極１１４は、ゲート長方向の断面形状が、矩形状に形成されていることから、フルシリサイド化する際に、ゲート電極１１４の体積膨張量が大きいため、ニッケル（Ｎｉ）のチャネル領域へのしみだしが発生し、チャネル移動度が劣化する。また、ゲート電極１１４の体積が大きいので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が薄くなり、Ｐ型ＦＥＴのゲート電極１１４として最適なフルシリサイド（Ｎｉ3Ｓｉ）化が困難となる。
【００３４】
次に、本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図４〜図１０の製造工程断面図によって説明する。図４〜図１０では、一例として、６５ｎｍノードＣＭＯＳＦＥＴを説明する。
【００３５】
図４（１）に示すように、半導体基板１１にＮ型ＦＥＴ（例えばＮ型ＭＯＳＦＥＴ）の形成領域１１ＮとＰ型ＦＥＴ（例えばＰ型ＭＯＳＦＥＴ）の形成領域１１Ｐを分離する素子分離領域１２を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。次いで各形成領域１１Ｎ、１１Ｐのそれぞれに最適なチャネル不純物を導入する。
【００３６】
次に、図４（２）に示すように、上記半導体基板１１上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば高誘電率膜で形成され、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜で形成される。その形成方法は、例えばＣＶＤ法により、例えば３ｎｍの厚さに成膜する。次いで、上記ゲート絶縁膜１３上にゲート電極を形成するための電極形成膜３１を成膜する。この電極形成膜３１は、例えばポリシリコン膜で形成される。その成膜方法は、例えばＣＶＤ法により、例えば１００ｎｍの厚さに成膜される。
【００３７】
次に、図４（３）に示すように、上記電極形成膜３１にプレドーピングを行う。例えば、Ｎ型ＦＥＴの形成領域１１Ｎの電極形成膜３１には、Ｎ型不純物の例えばリンをドーピングする。このドーピングは、例えばイオン注入法にて行い、そのときの注入エネルギーを例えば５ｋｅＶ、ドーズ量を例えば５Ｅ１５ａｔｏｍｓ／ｃｍ2に設定する。
【００３８】
次に、図５（４）に示すように、上記電極形成膜３１上にハードマスク層３２を形成する。このハードマスク層３２は、例えば窒化シリコン膜で形成され、その厚さは例えば６０ｎｍとした。その成膜方法には、例えばＣＶＤ法を用いる。次に、レジスト塗布、リソグラフィ技術によって、マスクパターン３３を形成する。このマスクパターン３３は、Ｎ型ＦＥＴの形成領域１１Ｎを覆い、かつＰ型ＦＥＴの形成領域１１Ｐにゲートパターンを形成したものである。上記リソグラフィ技術では、例えばＡｒＦリソグラフィ技術を用い、Ｐ型ＦＥＴの形成領域１１Ｐのみに線幅が例えば５０ｎｍのラインパターンを形成する。
【００３９】
次に、図５（５）、（６）に示すように、上記マスクパターン３３をエッチングマスクに用いて、ハードマスク層３２、上記電極形成膜３１をエッチングする。そのとき、電極形成膜３１を、テーパー形状に加工するため、ゲート加工中のタイミングに応じてエッチャントを調整する。
【００４０】
エッチング条件を多段階に分けることにより、所望の形状にする。このエッチング条件の一例として、エッチングを二段階に分ける。
【００４１】
例えば、図５（５）に示すように、第１段階として、エッチングガスに臭化水素（ＨＢｒ）［流量：１８０ｃｍ3／ｍｉｎ］と、酸素（Ｏ2）［流量：５ｃｍ3／ｍｉｎ］と、窒素（Ｎ2）［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定する。
【００４２】
これによって、Ｐ型ＦＥＴのゲート電極１４Ｐは、その断面形状が順テーパ形状になるように加工されていくそのためには、ゲート電極１４Ｐの加工中、タイミングに応じて、エッチャントを調整する。例えばエッチングガスの供給量を調整する。ゲート電極１４Ｐの上部のエッチング時にはゲート電極１４Ｐの側壁にエッチングの反応ガスが付着しないようなエッチング雰囲気にすることが望ましい。
【００４３】
第２段階のエッチングは、例えば、図５（６）に示すように、先の第１段階より異方性エッチング雰囲気となる条件を用いる。エッチングガスに臭化水素（ＨＢｒ）［流量：３００ｃｍ3／ｍｉｎ］と、酸素（Ｏ2）［流量：５ｃｍ3／ｍｉｎ］と、窒素（Ｎ2）［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定し、第２段階としての断面形状を第１段階の断面形状より太くすることを可能とする。
【００４４】
上記第２段階のエッチングは、上記第１段階のエッチングがゲート電極１４Ｐの下部にさしかかったときに、エッチング条件を変更して開始される。この第２段階のエッチングでは、反応性生物が加工されたゲート電極１４Ｐの側壁に付着することで保護膜となり、サイドエッチングの進行を抑制する副次的効果により、ゲート電極１４Ｐの断面形状が順テーパ形状に加工されることが可能となる。
【００４５】
次に、図６（７）に示すように、上記エッチングマスクに用いたマスクパターン３３（前記図５（６）参照）を剥離した後、レジスト塗布、リソグラフィ技術によって、マスクパターン３４を形成する。このマスクパターン３４は、Ｐ型ＦＥＴの形成領域１１Ｐを覆い、かつＮ型ＦＥＴの形成領域１１Ｎにゲートパターンを形成したものである。上記リソグラフィ技術では、例えばＡｒＦリソグラフィ技術を用い、Ｎ型ＦＥＴの形成領域１１Ｎのみに線幅が例えば５０ｎｍのラインパターンを形成する。
【００４６】
次に、図６（８）、（９）に示すように、上記マスクパターン３４をエッチングマスクに用いて、ハードマスク層３２、上記電極形成膜３１をエッチングする。
【００４７】
例えば、電極形成膜３１に行うプレドーピングにおいて、ドーピング種の例えばリンを電極形成膜３１下部へ偏在化させておいて、リンの高濃度箇所のエッチングレートが速まることを利用することで逆テーパー形状に形成する。例えば、上記イオン注入では、イオン種に例えばリンを用い、注入エネルギーを１５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2とした。
【００４８】
または、電極形成膜３１を、ゲート加工中のタイミングに応じてエッチャントを調整することで、逆テーパ形状に加工する。
【００４９】
例えば、エッチング条件を多段階に分けることにより、所望の逆テーパ形状にする。このエッチング条件の一例として、エッチングを二段階に分ける。
【００５０】
例えば、図６（８）に示すように、第１段階として、エッチングガスにＨＢｒ［流量：３００ｃｍ3／ｍｉｎ］と、Ｏ2［流量：５ｃｍ3／ｍｉｎ］と、Ｎ2［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定する。
【００５１】
これによって、Ｎ型ＦＥＴのゲート電極１４Ｎは、その断面形状が逆テーパ形状になるように加工されていくそのためには、ゲート電極１４Ｎの加工中、タイミングに応じて、エッチャントを調整する。例えばエッチングガスの供給量を調整する。ゲート電極１４Ｎの上部のエッチング時にはゲート電極１４Ｐの側壁にエッチングの反応ガスが付着するようなエッチング雰囲気にすることが望ましい。
【００５２】
第２段階のエッチングは、例えば、図６（９）に示すように、先の第１段階より等方性エッチング雰囲気となる条件を用いる。エッチングガスにＨＢｒ［流量：１８０ｃｍ3／ｍｉｎ］と、Ｏ2［流量：５ｃｍ3／ｍｉｎ］と、Ｎ2［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定し、第２段階としての断面形状を第１段階の断面形状より細くすることを可能とする。
【００５３】
その後、上記マスクパターン３４を除去する。なお、上記各ゲート電極１４Ｐ，１４Ｎのエッチング加工においては、ゲート絶縁膜１３もエッチングされてもよい。なお、図面では、マスクパターン３４を除去する前の状態を示した。
【００５４】
次に、図７（１０）に示すように、各ゲート電極１４Ｎ，１４Ｐの側壁にオフセットスペーサ１５を形成する。このオフセットスペーサ１５は、例えばＣＶＤ法により、窒化シリコン膜を８ｎｍの厚さに成膜した後、ドライエッチングで加工することにより形成される。次いで、Ｐ型ＦＥＴの形成領域１１Ｐをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｎの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを形成する。ついで、上記レジストを除去した後、Ｎ型ＦＥＴの形成領域１１Ｎをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｐの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを形成する。この後、レジストを除去する。なお、上記ソースドレインエクステンション・ポケット領域はどちらを先に形成してもよい。
【００５５】
次に、図７（１１）に示すように、各ゲート電極１４Ｎ，１４Ｐの側壁にオフセットスペーサ１５を介してサイドウォールスペーサー１９を形成する。このサイドウォールスペーサ１９は、例えばＣＶＤ法により、窒化シリコン膜を８ｎｍの厚さに成膜した後、続けて酸化シリコン膜を２５ｎｍ厚さに成膜し、異方性ドライエッチングで加工することにより形成される。
【００５６】
次いで、Ｐ型ＦＥＴの形成領域１１Ｐをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｎの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを介してソースドレイン領域２１Ｎ，２２Ｎを形成する。ついで、上記レジストを除去した後、Ｎ型ＦＥＴの形成領域１１Ｎをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｐの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを介してソースドレイン領域２１Ｐ，２２Ｐ形成する。この後、レジストを除去する。なお、上記ソースドレイン領域はどちらを先に形成してもよい。
【００５７】
その後、活性化ＲＴＡを行う、このＲＴＡは、例えば１０５０℃のスパイクアニールで行う。
【００５８】
次に、図７（１２）に示すように、上記各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐにシリサイド層２３を形成する。このシリサイド層２３は、ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上にニッケル（Ｎｉ）膜を形成した後、シリサイド反応を行う熱処理（シンタリング）を行うことで形成される。ここでは、スパッタリングによってニッケル膜を例えば１０ｎｍの厚さに形成し、４５０℃でシリサイド反応をさせて形成した。なお、上記シリサイド層２３を形成する前に各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上に形成されている酸化膜を除去する洗浄工程を行うことが好ましい。このとき、サイドウォールスペーサ１９（前記図７（１１）参照）の酸化シリコン膜が除去されることもある。
【００５９】
次に、図８（１３）に示すように、全面に窒化シリコン膜２５を形成する。さらにゲート電極間を埋め込むように酸化シリコン膜２６を全面に形成する。上記窒化シリコン膜２５は、例えばＣＶＤ法により２０ｎｍの厚さに形成され、上記酸化シリコン膜２６は、例えばＣＶＤ法により２００ｎｍの厚さに形成される。その後、化学的機械研磨（ＣＭＰ）にて全面を平坦化し、窒化シリコン膜２５が露出するところまで研磨する。図面は研磨後を示した。
【００６０】
次に、図８（１４）に示すように、各ゲート電極上に窒化シリコン膜２５等をドライエッチングで選択的に除去する。次いで、ゲート電極１４Ｐ上を被覆するように、シリサイド化のマスク３５を形成する。このマスク３５は、例えば、ＣＶＤ法にて酸化シリコン膜を全面に２０ｎｍの厚さに成膜した後、リソグラフィ技術およびエッチング技術を用いてＮ型ＦＥＴの形成領域１１Ｎ上を開口することにより形成される。
【００６１】
次に、図８（１５）に示すように、ゲート電極１４Ｎをシリサイド化する。スパッタリングによってニッケル膜を例えば１０ｎｍの厚さに形成し、４５０℃でシリサイド反応をさせて、ＮｉＳｉ2を形成させる。その後、例えばエッチングにより上記マスク３５を除去する。
【００６２】
次に、図９（１６）に示すように、ゲート電極１４Ｎ上を被覆するように、シリサイド化のマスク３６を形成する。このマスク３６は、例えば、ＣＶＤ法にて酸化シリコン膜を全面に２０ｎｍの厚さに成膜した後、リソグラフィ技術およびエッチング技術を用いてＰ型ＦＥＴの形成領域１１Ｐ上を開口することにより形成される。次いで、スパッタリングによってニッケル膜３７を例えば１０ｎｍの厚さに形成する。
【００６３】
次に、図９（１７）に示すように、ゲート電極１４Ｐをシリサイド化する。例えば、４５０℃でシリサイド反応をさせて、Ｎｉ3Ｓｉを形成させる。その後、例えばエッチングにより上記マスク３６（前記図９（１６）参照）を除去する。
【００６４】
次に、図１０（１８）に示すように、上記
酸化シリコン膜２６（前記図６（１３）参照）をドライエッチングで除去する。
【００６５】
次に、図１０（１９）に示すように、窒化シリコン膜２５（前記図６（１３）参照）を除去する。次に、コンタクトエッチングストップレイヤー（ＣＥＳＬ）としてのストレスを持つ高応力膜２９を、例えば６０ｎｍの厚さに成膜する。このようにして、Ｐ型ＦＥＴのゲート電極１４Ｐ、Ｎ型ＦＥＴのゲート電極１４Ｎをフルシリサイド化した半導体装置１が完成する。
【００６６】
上記製造方法においては、ゲート電極１４Ｐを先に形成し、ゲート電極１４Ｎを後に形成したが、ゲート電極１４Ｎを先に形成し、ゲート電極１４Ｐを後に形成してもよい。また、ゲート電極のシリサイド化は、上記製造方法においては、ゲート電極１４Ｐを先にフルシリサイド化し、ゲート電極１４Ｎを後にフルシリサイド化したが、ゲート電極１４Ｎを先にフルシリサイド化し、ゲート電極１４Ｐを後にフルシリサイド化してもよい。
【００６７】
上記半導体装置１において、ゲート電極１４Ｎのゲート長方向の断面形状は逆テーパ形状としているが、ゲート長方向の断面でみたその側面は、直線状であっても、階段状であってもよい。すなわち、半導体基板１１側より上方にいくにしたがって、ゲート長が長くなる形状であればよい。また、ゲート電極１４Ｐのゲート長方向の断面形状は順テーパ形状としているが、ゲート長方向の断面でみたその側面は、直線状であっても、階段状であってもよい。すなわち、半導体基板１１側より上方にいくにしたがって、ゲート長が短くなる形状であればよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】ゲート電極の詳細を示した概略構成断面図である。
【図３】ゲート電極の作用効果を説明した概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【符号の説明】
【００６９】
１…半導体装置、１１…半導体基板、１４Ｐ…Ｐ型ＦＥＴのゲート電極（ゲート電極）、１４Ｎ…Ｎ型ＦＥＴのゲート電極（ゲート電極）
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ゲート電極を完全にシリサイド化させるフルシリサイド（Full-Silicide：ＦＵＳＩ）技術は、９０ｎｍノード以降の極薄ゲート絶縁膜で顕在化しているゲート空乏化を抑制する有望な技術として各種研究機関から報告されている。
【０００３】
フルシリサイド技術の中でもプロセスの簡便さと薄膜シリサイドを作製する容易さからニッケルを用いたフルシリサイドゲート構造が有望視されている。ニッケルフルシリサイドゲートは、ゲート電極の仕事関数をＮ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれ最適化する目的から、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれのニッケルとシリコンの組成量を変更している構造が報告されている（例えば、非特許文献１参照）。組成比はＮ型ＦＥＴのゲート電極をＮｉＳｉ2構造、Ｐ型ＦＥＴのゲート電極をＮｉ3Ｓｉ型とする組成比が仕事関数の観点から望ましい。
【０００４】
しかしながら、Ｎｉ3Ｓｉ型のフルシリサイドゲート構造を形成する場合には、ニッケルがシリコンと反応する過程において体積膨張が大き過ぎて、その応力の負荷によりゲート端からチャネル部へニッケルが浸み込むという不具合が生じることが報告されている（例えば、非特許文献２参照）。その対策として、ニッケルと反応させるシリコンの量をＮ型／Ｐ型それぞれで変えること、すなわち反応させるシリコンの初期量をＮ型／Ｐ型それぞれに変更することによって対策している。
【０００５】
従来のフルシリサイドゲート構造は、ゲート電極表層をＣＭＰ（Chemical Mechanical Polishing）技術で露出させ、シリサイド反応を施すプロセスが一般的である（例えば、特許文献１の図９参照）。ＣＭＰによりゲート電極表層を露出させた後で、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれについてシリサイド反応させるとき、ゲートシリコン初期量を調整することで体積膨張による不具合を抑止した例が知られている（例えば、非特許文献２参照）。
【０００６】
しかしながら、Ｎ型ＦＥＴ、Ｐ型ＦＥＴのそれぞれのゲート電極の高さを調整してからエッチバックを行う技術は、ＲＩＥ（Reactive Ion Etching）プロセスの面内均一性のばらつきによる電気特性ばらつきに繋がり、問題となる。
【０００７】
そこで、ゲートシリサイド反応の体積膨張を考慮した初期ポリシリコン量を調整する方法が、ゲート高さやゲート形状を調整することで対策されており、先行技術として、ゲート上端を丸めた構造（例えば、特許文献２の図９、特許文献３の図１参照）が知られている。
【０００８】
また、ゲート高さ以外の調整方法として、Ｐ型ＦＥＴのゲートの体積膨張量を減らす目的からゲート形状をテーパー形状に調整する方法がある。同時にＮ型のゲートも同じ形状とすると、体積膨張量が不足し、チャネル部への応力が減りオン電流を増やすことができないという問題が残る。
【０００９】
【非特許文献１】Dual Workfunction NiSilicide/HfSiON Gate Stacks by Phase-controlled Full-Silicidation （PC FUSI） Technique for 45ｎｍ-node LSTP and LOP Devices （K. Takahashi 2004 IEDM p.91）
【非特許文献２】Strain Controlled CMOSFET with Phase Controlled Full-Silicide（PC-FUSI）/HfSiON Gate Stack Structure for 45ｎｍ-node LSTP Devices （M. Saitoh 2006 Symp. on VLSI tech.）
【特許文献１】特開２００６-１４０３１９号公報
【特許文献２】特開２００６-３２４１０号公報
【特許文献３】特開２００３-２２４２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、Ｐ型ＦＥＴのゲートの体積膨張量を減らす目的からゲート形状をテーパー形状に調整した場合、Ｎ型ＦＥＴのゲートも同時に形成すると、Ｎ型ＦＥＴのゲートの体積膨張量が不足し、チャネル部への応力が減りオン電流を増やすことができないという点である。
【００１１】
本発明は、Ｐ型ＦＥＴのゲートとＮ型ＦＥＴのゲートの形状を、Ｐ型ＦＥＴのゲートはその断面形状が順テーパ形状に、Ｎ型ＦＥＴのゲートはその断面形状が逆テーパ形状になるように形成することで、Ｐ型ＦＥＴの移動度を高め、Ｎ型ＦＥＴのオン電流を増やすことを可能にする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化されている半導体装置において、前記Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成されていて、前記Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成されていることを特徴としている。
【００１３】
本発明の半導体装置では、Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成されていることから、フルシリサイド化する際に、ゲート電極の体積が小さくなっているため、膨張量を低減することができる。このため、シリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。
【００１４】
また、Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成されていることから、フルシリサイド化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極の体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。
【００１５】
本発明の半導体装置の製造方法は、半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとを形成するときに、前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化される半導体装置の製造方法において、前記Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成し、前記Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成した後、前記Ｐ型ＦＥＴのゲート電極上にマスクを形成して前記Ｎ型ＦＥＴのゲート電極のみをフルシリサイド化し、前記Ｎ型ＦＥＴのゲート電極上にマスクを形成して前記Ｐ型ＦＥＴのゲート電極のみをフルシリサイド化することを特徴としている。
【００１６】
本発明の半導体装置の製造方法では、Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成することから、フルシリサイド化する際に、ゲート電極の体積が小さくなっているため、膨張量を低減することができる。このため、シリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。
【００１７】
また、Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が、半導体基板表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成することから、フルシリサイド化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極の体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置では、Ｎ型ＦＥＴではチャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となり、Ｐ型ＦＥＴではシリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えることができるので、それぞれのＦＥＴの高性能化、信頼性の向上ができるという利点がある。
【００１９】
本発明の半導体装置の製造方法では、Ｎ型ＦＥＴではチャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となり、Ｐ型ＦＥＴではシリサイド材料となる金属のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えることができるので、それぞれのＦＥＴの高性能化、信頼性の向上ができるという利点がある。
【発明を実施するための最良の形態】
【００２０】
本発明の半導体装置に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００２１】
図１に示すように、半導体基板１１にＮ型ＦＥＴ（例えばＮ型ＭＯＳＦＥＴ）の形成領域１１ＮとＰ型ＦＥＴ（例えばＰ型ＭＯＳＦＥＴ）の形成領域１１Ｐを分離する素子分離領域１２が形成されている。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。各形成領域１１Ｎ、１１Ｐのそれぞれには最適なチャネル不純物が導入されている。
【００２２】
上記半導体基板１１上にはゲート絶縁膜１３を介して、ゲート電極１４Ｎとゲート電極１４Ｐが形成されている。上記ゲート絶縁膜１３は、例えば高誘電率膜で形成され、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜で形成されている。
【００２３】
上記ゲート電極１４Ｐは、その断面形状（ゲート長方向の断面形状）が順テーパ形状に形成されている。また上記ゲート電極１４Ｎは、その断面形状（ゲート長方向の断面形状）が逆テーパ形状に形成されている。各ゲート電極１４Ｎ，１４Ｐの断面形状については、後に詳述する。
【００２４】
上記各ゲート電極１４Ｎ，１４Ｐの側壁にはオフセットスペーサ１５、サイドウォールスペーサ１９が、例えば窒化シリコン膜、酸化シリコン膜等で形成されている。さらにゲート電極１４Ｎの両側の半導体基板１１にはソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを介してソースドレイン領域２１Ｎ，２２Ｎが形成され、ゲート電極１４Ｐの両側の半導体基板１１にはソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを介してソースドレイン領域２１Ｐ，２２Ｐが形成されている。
【００２５】
上記各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上にはシリサイド層２３が形成されている。このシリサイド層２３は、例えばニッケルシリサイドからなる。さらに、上記ゲート電極１４Ｎ，１４Ｐを被覆するように、コンタクトエッチングストップレイヤー（ＣＥＳＬ）としてのストレスを持つ高応力膜２９が、例えば６０ｎｍの厚さに形成されている。
【００２６】
上記説明では、シリサイド材料にニッケルを用いたが、シリサイド材料としては、Ｎ型ＦＥＴのゲート電極１４ＮとＰ型ＦＥＴのゲート電極１４Ｐで、仕事関数が異なるシリサイドを形成することができる金属材料であればよい。その代表として、上記ニッケル（Ｎｉ）をあげたが、白金（Ｐｔ）でもよい。
【００２７】
上記の如く、Ｐ型ＦＥＴのゲート電極１４Ｐ、Ｎ型ＦＥＴのゲート電極１４Ｎをフルシリサイド化した半導体装置１が構成されている。
【００２８】
次に、図２の概略構成断面図によって、上記ゲート電極１４Ｎ、１４Ｐの形状について説明する。
【００２９】
図２に示すように、特性ばらつきを増やすことなく、ゲート高さとゲート長をそのままで、Ｎ／Ｐのゲート形状を作り分ける。例えば、テーパ形状のテーパ角θを、一例として、θ=10°とした場合のゲート形状を説明する。
【００３０】
テーパ角θについてはゲート電極のサイズやレイアウトにより、以下の様に計算できる。ここで、各ゲート電極のゲート長方向の断面積をＶ１，Ｖ２とし、各ゲート電極下面のゲート長方向の長さをＬｇ、ゲート電極の高さをｈとして、
Ｖ１＝ｈ／２（Ｌｇ＋Ｌｇ−２ｈｔａｎθ）
＝ｈ（Ｌｇ−ｈｔａｎθ）
ＶＶ２＝ｈ／２（Ｌｇ＋Ｌｇ＋２ｈｔａｎθ）
＝ｈ（Ｌｇ＋ｈｔａｎθ）
が得られる。例えば、
体積比を最適なＶ１：Ｖ２＝１：２とするために、ＬＬｇ＝５０ｎｍ、ｈ＝１５０ｎｍの構造下ではθｓ＝９.４６°（約１０°程度のテーパー形状）が望ましいことがわかる。このθの値は、Ｖ１，Ｖ２，Ｌｇ、ｈの設定値によって適宜変更が可能である。
【００３１】
上記半導体装置１では、図３（１）に示すように、Ｐ型ＦＥＴのゲート電極１４Ｐは、ゲート長方向の断面形状が、半導体基板１１表面より上方に行くに従いゲート長が短くなる順テーパ形状に形成されていることから、フルシリサイド（Ｎｉ3Ｓｉ）化する際に、ゲート電極１４Ｐの体積が小さくなっているため、膨張量を低減することができる。このため、ニッケル（Ｎｉ）のチャネル領域へのしみだしが抑制され、チャネル移動度の劣化が抑えられる。また、ゲート電極１４Ｐの体積が小さくなるので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が濃くなり、Ｐ型ＦＥＴのゲート電極１４Ｐとして最適なフルシリサイド（Ｎｉ3Ｓｉ）化が可能となる。
【００３２】
また、上記半導体装置１では、図３（２）に示すように、Ｎ型ＦＥＴのゲート電極１４Ｎは、ゲート長方向の断面形状が、半導体基板１１表面より上方に行くに従いゲート長が長くなる逆テーパ形状に形成されていることから、フルシリサイド（Ｎｉ3Ｓｉ）化する際に、テーパ形状にしない従来のゲート電極よりもゲート電極１４Ｐの体積が大きくなっているため、膨張量を増やすことができる。このため、チャネル部にかかる応力を増大させることができ、オン電流を増やすことが可能となる。また、ゲート電極１４Ｎの体積が大きくなるので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が薄くなり、Ｎ型ＦＥＴのゲート電極１４Ｎとして最適なフルシリサイド（ＮｉＳｉ2）化が可能となる。
【００３３】
図３（３）に示すように、比較例として、従来Ｐ型ＦＥＴのゲート電極１１４は、ゲート長方向の断面形状が、矩形状に形成されていることから、フルシリサイド化する際に、ゲート電極１１４の体積膨張量が大きいため、ニッケル（Ｎｉ）のチャネル領域へのしみだしが発生し、チャネル移動度が劣化する。また、ゲート電極１１４の体積が大きいので、シリコンに対するシリサイド化されるニッケル（Ｎｉ）濃度が薄くなり、Ｐ型ＦＥＴのゲート電極１１４として最適なフルシリサイド（Ｎｉ3Ｓｉ）化が困難となる。
【００３４】
次に、本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図４〜図１０の製造工程断面図によって説明する。図４〜図１０では、一例として、６５ｎｍノードＣＭＯＳＦＥＴを説明する。
【００３５】
図４（１）に示すように、半導体基板１１にＮ型ＦＥＴ（例えばＮ型ＭＯＳＦＥＴ）の形成領域１１ＮとＰ型ＦＥＴ（例えばＰ型ＭＯＳＦＥＴ）の形成領域１１Ｐを分離する素子分離領域１２を形成する。上記半導体基板１１には、例えばシリコン基板を用いる。もちろん、化合物半導体基板を用いることもできる。次いで各形成領域１１Ｎ、１１Ｐのそれぞれに最適なチャネル不純物を導入する。
【００３６】
次に、図４（２）に示すように、上記半導体基板１１上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば高誘電率膜で形成され、例えば窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜で形成される。その形成方法は、例えばＣＶＤ法により、例えば３ｎｍの厚さに成膜する。次いで、上記ゲート絶縁膜１３上にゲート電極を形成するための電極形成膜３１を成膜する。この電極形成膜３１は、例えばポリシリコン膜で形成される。その成膜方法は、例えばＣＶＤ法により、例えば１００ｎｍの厚さに成膜される。
【００３７】
次に、図４（３）に示すように、上記電極形成膜３１にプレドーピングを行う。例えば、Ｎ型ＦＥＴの形成領域１１Ｎの電極形成膜３１には、Ｎ型不純物の例えばリンをドーピングする。このドーピングは、例えばイオン注入法にて行い、そのときの注入エネルギーを例えば５ｋｅＶ、ドーズ量を例えば５Ｅ１５ａｔｏｍｓ／ｃｍ2に設定する。
【００３８】
次に、図５（４）に示すように、上記電極形成膜３１上にハードマスク層３２を形成する。このハードマスク層３２は、例えば窒化シリコン膜で形成され、その厚さは例えば６０ｎｍとした。その成膜方法には、例えばＣＶＤ法を用いる。次に、レジスト塗布、リソグラフィ技術によって、マスクパターン３３を形成する。このマスクパターン３３は、Ｎ型ＦＥＴの形成領域１１Ｎを覆い、かつＰ型ＦＥＴの形成領域１１Ｐにゲートパターンを形成したものである。上記リソグラフィ技術では、例えばＡｒＦリソグラフィ技術を用い、Ｐ型ＦＥＴの形成領域１１Ｐのみに線幅が例えば５０ｎｍのラインパターンを形成する。
【００３９】
次に、図５（５）、（６）に示すように、上記マスクパターン３３をエッチングマスクに用いて、ハードマスク層３２、上記電極形成膜３１をエッチングする。そのとき、電極形成膜３１を、テーパー形状に加工するため、ゲート加工中のタイミングに応じてエッチャントを調整する。
【００４０】
エッチング条件を多段階に分けることにより、所望の形状にする。このエッチング条件の一例として、エッチングを二段階に分ける。
【００４１】
例えば、図５（５）に示すように、第１段階として、エッチングガスに臭化水素（ＨＢｒ）［流量：１８０ｃｍ3／ｍｉｎ］と、酸素（Ｏ2）［流量：５ｃｍ3／ｍｉｎ］と、窒素（Ｎ2）［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定する。
【００４２】
これによって、Ｐ型ＦＥＴのゲート電極１４Ｐは、その断面形状が順テーパ形状になるように加工されていくそのためには、ゲート電極１４Ｐの加工中、タイミングに応じて、エッチャントを調整する。例えばエッチングガスの供給量を調整する。ゲート電極１４Ｐの上部のエッチング時にはゲート電極１４Ｐの側壁にエッチングの反応ガスが付着しないようなエッチング雰囲気にすることが望ましい。
【００４３】
第２段階のエッチングは、例えば、図５（６）に示すように、先の第１段階より異方性エッチング雰囲気となる条件を用いる。エッチングガスに臭化水素（ＨＢｒ）［流量：３００ｃｍ3／ｍｉｎ］と、酸素（Ｏ2）［流量：５ｃｍ3／ｍｉｎ］と、窒素（Ｎ2）［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定し、第２段階としての断面形状を第１段階の断面形状より太くすることを可能とする。
【００４４】
上記第２段階のエッチングは、上記第１段階のエッチングがゲート電極１４Ｐの下部にさしかかったときに、エッチング条件を変更して開始される。この第２段階のエッチングでは、反応性生物が加工されたゲート電極１４Ｐの側壁に付着することで保護膜となり、サイドエッチングの進行を抑制する副次的効果により、ゲート電極１４Ｐの断面形状が順テーパ形状に加工されることが可能となる。
【００４５】
次に、図６（７）に示すように、上記エッチングマスクに用いたマスクパターン３３（前記図５（６）参照）を剥離した後、レジスト塗布、リソグラフィ技術によって、マスクパターン３４を形成する。このマスクパターン３４は、Ｐ型ＦＥＴの形成領域１１Ｐを覆い、かつＮ型ＦＥＴの形成領域１１Ｎにゲートパターンを形成したものである。上記リソグラフィ技術では、例えばＡｒＦリソグラフィ技術を用い、Ｎ型ＦＥＴの形成領域１１Ｎのみに線幅が例えば５０ｎｍのラインパターンを形成する。
【００４６】
次に、図６（８）、（９）に示すように、上記マスクパターン３４をエッチングマスクに用いて、ハードマスク層３２、上記電極形成膜３１をエッチングする。
【００４７】
例えば、電極形成膜３１に行うプレドーピングにおいて、ドーピング種の例えばリンを電極形成膜３１下部へ偏在化させておいて、リンの高濃度箇所のエッチングレートが速まることを利用することで逆テーパー形状に形成する。例えば、上記イオン注入では、イオン種に例えばリンを用い、注入エネルギーを１５ｋｅＶ、ドーズ量を５×１０15／ｃｍ2とした。
【００４８】
または、電極形成膜３１を、ゲート加工中のタイミングに応じてエッチャントを調整することで、逆テーパ形状に加工する。
【００４９】
例えば、エッチング条件を多段階に分けることにより、所望の逆テーパ形状にする。このエッチング条件の一例として、エッチングを二段階に分ける。
【００５０】
例えば、図６（８）に示すように、第１段階として、エッチングガスにＨＢｒ［流量：３００ｃｍ3／ｍｉｎ］と、Ｏ2［流量：５ｃｍ3／ｍｉｎ］と、Ｎ2［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定する。
【００５１】
これによって、Ｎ型ＦＥＴのゲート電極１４Ｎは、その断面形状が逆テーパ形状になるように加工されていくそのためには、ゲート電極１４Ｎの加工中、タイミングに応じて、エッチャントを調整する。例えばエッチングガスの供給量を調整する。ゲート電極１４Ｎの上部のエッチング時にはゲート電極１４Ｐの側壁にエッチングの反応ガスが付着するようなエッチング雰囲気にすることが望ましい。
【００５２】
第２段階のエッチングは、例えば、図６（９）に示すように、先の第１段階より等方性エッチング雰囲気となる条件を用いる。エッチングガスにＨＢｒ［流量：１８０ｃｍ3／ｍｉｎ］と、Ｏ2［流量：５ｃｍ3／ｍｉｎ］と、Ｎ2［流量：１０ｃｍ3／ｍｉｎ］を用いて、プラズマパワーを２５０Ｗ、バイアスパワーを９０Ｖ、エッチング雰囲気内圧力を１．３３Ｐａに設定し、第２段階としての断面形状を第１段階の断面形状より細くすることを可能とする。
【００５３】
その後、上記マスクパターン３４を除去する。なお、上記各ゲート電極１４Ｐ，１４Ｎのエッチング加工においては、ゲート絶縁膜１３もエッチングされてもよい。なお、図面では、マスクパターン３４を除去する前の状態を示した。
【００５４】
次に、図７（１０）に示すように、各ゲート電極１４Ｎ，１４Ｐの側壁にオフセットスペーサ１５を形成する。このオフセットスペーサ１５は、例えばＣＶＤ法により、窒化シリコン膜を８ｎｍの厚さに成膜した後、ドライエッチングで加工することにより形成される。次いで、Ｐ型ＦＥＴの形成領域１１Ｐをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｎの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを形成する。ついで、上記レジストを除去した後、Ｎ型ＦＥＴの形成領域１１Ｎをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｐの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを形成する。この後、レジストを除去する。なお、上記ソースドレインエクステンション・ポケット領域はどちらを先に形成してもよい。
【００５５】
次に、図７（１１）に示すように、各ゲート電極１４Ｎ，１４Ｐの側壁にオフセットスペーサ１５を介してサイドウォールスペーサー１９を形成する。このサイドウォールスペーサ１９は、例えばＣＶＤ法により、窒化シリコン膜を８ｎｍの厚さに成膜した後、続けて酸化シリコン膜を２５ｎｍ厚さに成膜し、異方性ドライエッチングで加工することにより形成される。
【００５６】
次いで、Ｐ型ＦＥＴの形成領域１１Ｐをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｎの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｎ，１８Ｎを介してソースドレイン領域２１Ｎ，２２Ｎを形成する。ついで、上記レジストを除去した後、Ｎ型ＦＥＴの形成領域１１Ｎをレジスト（図示せず）でマスクした後、イオン注入法によって、ゲート電極１４Ｐの両側の半導体基板１１にソースドレインエクステンション・ポケット領域１７Ｐ，１８Ｐを介してソースドレイン領域２１Ｐ，２２Ｐ形成する。この後、レジストを除去する。なお、上記ソースドレイン領域はどちらを先に形成してもよい。
【００５７】
その後、活性化ＲＴＡを行う、このＲＴＡは、例えば１０５０℃のスパイクアニールで行う。
【００５８】
次に、図７（１２）に示すように、上記各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐにシリサイド層２３を形成する。このシリサイド層２３は、ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上にニッケル（Ｎｉ）膜を形成した後、シリサイド反応を行う熱処理（シンタリング）を行うことで形成される。ここでは、スパッタリングによってニッケル膜を例えば１０ｎｍの厚さに形成し、４５０℃でシリサイド反応をさせて形成した。なお、上記シリサイド層２３を形成する前に各ソースドレイン領域２１Ｎ，２２Ｎ，２１Ｐ，２２Ｐ上に形成されている酸化膜を除去する洗浄工程を行うことが好ましい。このとき、サイドウォールスペーサ１９（前記図７（１１）参照）の酸化シリコン膜が除去されることもある。
【００５９】
次に、図８（１３）に示すように、全面に窒化シリコン膜２５を形成する。さらにゲート電極間を埋め込むように酸化シリコン膜２６を全面に形成する。上記窒化シリコン膜２５は、例えばＣＶＤ法により２０ｎｍの厚さに形成され、上記酸化シリコン膜２６は、例えばＣＶＤ法により２００ｎｍの厚さに形成される。その後、化学的機械研磨（ＣＭＰ）にて全面を平坦化し、窒化シリコン膜２５が露出するところまで研磨する。図面は研磨後を示した。
【００６０】
次に、図８（１４）に示すように、各ゲート電極上に窒化シリコン膜２５等をドライエッチングで選択的に除去する。次いで、ゲート電極１４Ｐ上を被覆するように、シリサイド化のマスク３５を形成する。このマスク３５は、例えば、ＣＶＤ法にて酸化シリコン膜を全面に２０ｎｍの厚さに成膜した後、リソグラフィ技術およびエッチング技術を用いてＮ型ＦＥＴの形成領域１１Ｎ上を開口することにより形成される。
【００６１】
次に、図８（１５）に示すように、ゲート電極１４Ｎをシリサイド化する。スパッタリングによってニッケル膜を例えば１０ｎｍの厚さに形成し、４５０℃でシリサイド反応をさせて、ＮｉＳｉ2を形成させる。その後、例えばエッチングにより上記マスク３５を除去する。
【００６２】
次に、図９（１６）に示すように、ゲート電極１４Ｎ上を被覆するように、シリサイド化のマスク３６を形成する。このマスク３６は、例えば、ＣＶＤ法にて酸化シリコン膜を全面に２０ｎｍの厚さに成膜した後、リソグラフィ技術およびエッチング技術を用いてＰ型ＦＥＴの形成領域１１Ｐ上を開口することにより形成される。次いで、スパッタリングによってニッケル膜３７を例えば１０ｎｍの厚さに形成する。
【００６３】
次に、図９（１７）に示すように、ゲート電極１４Ｐをシリサイド化する。例えば、４５０℃でシリサイド反応をさせて、Ｎｉ3Ｓｉを形成させる。その後、例えばエッチングにより上記マスク３６（前記図９（１６）参照）を除去する。
【００６４】
次に、図１０（１８）に示すように、上記
酸化シリコン膜２６（前記図６（１３）参照）をドライエッチングで除去する。
【００６５】
次に、図１０（１９）に示すように、窒化シリコン膜２５（前記図６（１３）参照）を除去する。次に、コンタクトエッチングストップレイヤー（ＣＥＳＬ）としてのストレスを持つ高応力膜２９を、例えば６０ｎｍの厚さに成膜する。このようにして、Ｐ型ＦＥＴのゲート電極１４Ｐ、Ｎ型ＦＥＴのゲート電極１４Ｎをフルシリサイド化した半導体装置１が完成する。
【００６６】
上記製造方法においては、ゲート電極１４Ｐを先に形成し、ゲート電極１４Ｎを後に形成したが、ゲート電極１４Ｎを先に形成し、ゲート電極１４Ｐを後に形成してもよい。また、ゲート電極のシリサイド化は、上記製造方法においては、ゲート電極１４Ｐを先にフルシリサイド化し、ゲート電極１４Ｎを後にフルシリサイド化したが、ゲート電極１４Ｎを先にフルシリサイド化し、ゲート電極１４Ｐを後にフルシリサイド化してもよい。
【００６７】
上記半導体装置１において、ゲート電極１４Ｎのゲート長方向の断面形状は逆テーパ形状としているが、ゲート長方向の断面でみたその側面は、直線状であっても、階段状であってもよい。すなわち、半導体基板１１側より上方にいくにしたがって、ゲート長が長くなる形状であればよい。また、ゲート電極１４Ｐのゲート長方向の断面形状は順テーパ形状としているが、ゲート長方向の断面でみたその側面は、直線状であっても、階段状であってもよい。すなわち、半導体基板１１側より上方にいくにしたがって、ゲート長が短くなる形状であればよい。
【図面の簡単な説明】
【００６８】
【図１】本発明の半導体装置に係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】ゲート電極の詳細を示した概略構成断面図である。
【図３】ゲート電極の作用効果を説明した概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【符号の説明】
【００６９】
１…半導体装置、１１…半導体基板、１４Ｐ…Ｐ型ＦＥＴのゲート電極（ゲート電極）、１４Ｎ…Ｎ型ＦＥＴのゲート電極（ゲート電極）
【特許請求の範囲】
【請求項１】
半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、
前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化されている半導体装置において、
前記Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成されていて、
前記Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記Ｐ型ＦＥＴのゲート電極は前記半導体基板表面に対して順テーパ形状の断面を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｎ型ＦＥＴのゲート電極は前記半導体基板表面に対して逆テーパ形状の断面を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記Ｐ型ＦＥＴのゲート電極はＮｉ3Ｓｉからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記Ｎ型ＦＥＴのゲート電極はＮｉＳｉ2からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとを形成するときに、
前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化される半導体装置の製造方法において、
前記Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成し、
前記Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成した後、
前記Ｐ型ＦＥＴのゲート電極上にマスクを形成して前記Ｎ型ＦＥＴのゲート電極のみをフルシリサイド化し、
前記Ｎ型ＦＥＴのゲート電極上にマスクを形成して前記Ｐ型ＦＥＴのゲート電極のみをフルシリサイド化する
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとが形成され、
前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化されている半導体装置において、
前記Ｐ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成されていて、
前記Ｎ型ＦＥＴのゲート電極は、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記Ｐ型ＦＥＴのゲート電極は前記半導体基板表面に対して順テーパ形状の断面を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｎ型ＦＥＴのゲート電極は前記半導体基板表面に対して逆テーパ形状の断面を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記Ｐ型ＦＥＴのゲート電極はＮｉ3Ｓｉからなる
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記Ｎ型ＦＥＴのゲート電極はＮｉＳｉ2からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
半導体基板にＮ型ＦＥＴとＰ型ＦＥＴとを形成するときに、
前記Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とがフルシリサイド化される半導体装置の製造方法において、
前記Ｐ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が短くなる形状に形成し、
前記Ｎ型ＦＥＴのゲート電極を、ゲート長方向の断面形状が前記半導体基板表面より上方に行くに従いゲート長が長くなる形状に形成した後、
前記Ｐ型ＦＥＴのゲート電極上にマスクを形成して前記Ｎ型ＦＥＴのゲート電極のみをフルシリサイド化し、
前記Ｎ型ＦＥＴのゲート電極上にマスクを形成して前記Ｐ型ＦＥＴのゲート電極のみをフルシリサイド化する
ことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００９−６４８５３（Ｐ２００９−６４８５３Ａ）
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００７−２２９７２３（Ｐ２００７−２２９７２３）
【出願日】平成１９年９月５日（２００７．９．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成１９年９月５日（２００７．９．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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