【課題】ゲートラストプロセスの適用に際して、トランジスタのフリンジ容量及びゲート抵抗の低減と、実効的なゲート長の短縮を実現する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４を順に積層して形成する工程と、それらをパターン加工するとともに、第１のダミーゲート部３をゲート長方向Ｘで第２のダミーゲート部４よりも後退させることにより、ノッチ部６を形成する工程と、ゲート絶縁膜２、第１のダミーゲート部３及び第２のダミーゲート部４の側方に絶縁材料からなる側壁７を形成し、かつ当該絶縁材料でノッチ部６を埋め込む工程と、第１，第２のダミーゲート部３，４を除去して、当該除去部分の底部にゲート絶縁膜２及びノッチ部６を残す工程と、除去部分を導電材料で埋め込むことによりゲート電極を形成する工程とを有する。 （もっと読む）

【課題】半導体装置の動作不良を防止し、半導体装置の製造工程を簡略化する。
【解決手段】本発明の例に関わる半導体装置は、半導体基板１と、半導体基板１内に設けられる一対の不純物拡散層２Ａ，２Ｂと、不純物拡散層２Ａ，２Ｂ間の半導体基板上に設けられるゲート絶縁膜３と、ゲート絶縁膜３上に設けられるゲート電極４と、一対の不純物拡散層２Ａ，２Ｂ上にそれぞれ設けられる２つのコンタクト５Ａ，５Ｂとを具備し、ゲート電極４とコンタクト５Ａ，５Ｂは、同じ材料から構成され、ゲート電極４上端およびコンタクト５Ａ，５Ｂ上端は、半導体基板１表面からの高さが一致する。 （もっと読む）

【課題】高速動作が可能なＭＩＰＳ構造を持つメタルゲートを含む半導体装置を得られるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成されたゲート絶縁膜３と、該ゲート絶縁膜３の上に順次形成され、ＴｉＮ膜４とポリシリコン膜５とにより構成されたゲート電極２０の第２のゲート電極部２０ｂと、半導体基板１の上にゲート電極２０を覆うように形成された層間絶縁膜８とを有している。層間絶縁膜８及びポリシリコン膜５を貫通して形成されたコンタクト９は、ＴｉＮ膜４と直接に接続されている。 （もっと読む）

【課題】耐湿性（信頼性）及び高周波特性を両立することができる半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性のＳｉＣ基板１上に化合物半導体領域２が形成されている。化合物半導体領域２上に、ゲート電極６、ソース電極４及びドレイン電極５が形成されている。シリコン窒化膜１０上に、ソース電極４及びドレイン電極５から離れた位置においてゲート電極６を覆う低誘電率膜１１が形成されている。低誘電率膜１１の上面及び側面を覆うシリコン窒化膜１２がシリコン窒化膜１０上に形成されている。シリコン窒化膜１２上に低誘電率膜１３が形成されている。低誘電率膜１３の比誘電率は低誘電率膜１１のそれよりも高い。また、低誘電率膜１３の耐湿性は低誘電率膜１１のそれより高い。 （もっと読む）

【課題】短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止するＭＩＳ（Ｍｅｔａｌ Ｉｎｓｅｒｔｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０における活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４、及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、活性領域１０ｘにおける第２導電膜１５の側方下に形成されたエクステンション領域１６と、第１の導電膜１４上に、第２の導電膜１５の側面と接して形成された第１のサイドウォール１７とを備え、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。 （もっと読む）

【課題】ゲート金属起因の閾値変調効果が制御されたＣＭＩＳＦＥＴを提供する。
【解決手段】半導体基板上に設けられたＣＭＩＳＦＥＴにおいて、ｐＭＩＳＦＥＴのゲート電極は、第１のゲート絶縁膜上に形成された第１の金属層と、その上に形成されたＩＩＡ族及びＩＩＩＡ族に属する少なくとも１つの金属元素を含む第１の上部金属層とを具備し、ｎＭＩＳＦＥＴのゲート電極は、第２のゲート絶縁膜上に形成された第２の金属層と、第２の金属層上に形成され、前記第１の上部金属層と実質的に同一組成の第２の上部金属層とを具備し、第１の金属層が第２の金属層よりも厚く、第１及び第２のゲート絶縁膜は前記金属元素を含み、第１のゲート絶縁膜に含まれる前記金属元素の原子密度が、第２のゲート絶縁膜に含まれる前記金属元素の原子密度よりも低い。 （もっと読む）

【課題】高誘電率絶縁膜を含むゲート絶縁膜を備えた電界効果型トランジスタにおいてゲート絶縁膜におけるゲート電極の端部下に位置する部分の厚膜化を試みると、高誘電率絶縁膜が結晶化し、ゲートトンネルリーク電流の発生を抑制出来ない場合があった。
【解決手段】半導体装置では、半導体基板１上にはゲート絶縁膜２が形成され、ゲート絶縁膜２上にはゲート電極３が形成されている。ゲート絶縁膜２では、ゲート絶縁膜２におけるゲート電極３の両端部下に位置する厚膜部分２ａの膜厚は、ゲート絶縁膜２におけるゲート電極３の中央部下に位置する中央部分２ｂの膜厚よりも厚い。 （もっと読む）

【課題】ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３、チャネル形成領域１２、ゲート電極４２３、ゲート絶縁膜４３０を備え、ゲート絶縁膜４３０はゲート絶縁膜本体部４３０Ａ及びゲート絶縁膜延在部４３０Ｂから構成されており、ゲート電極を構成する第１層４３１はゲート電極の側面部の途中まで薄膜状に形成されており、第２層の外側層４３２Ａは第１層４３１の上に薄膜状に形成されており、第２層の内側層４３２Ｂは第２層の外側層で囲まれた部分を埋め込んでおり、第３層の外側層４３３Ａは第２層の内側層、外側層、ゲート絶縁膜延在部を覆い、ゲート電極の頂面まで薄膜状に形成されており、第３層の内側層４３３Ｂはゲート電極の残部を占めている。 （もっと読む）

半導体装置は、基板（１１）上に形成されたフィン型半導体領域（１３）と、前記フィン型半導体領域（１３）の所定部分の上面及び両側面を覆うように形成されたゲート絶縁膜（１４）と、前記ゲート絶縁膜（１４）上に形成されたゲート電極（１５）と、前記フィン型半導体領域（１３）における前記ゲート電極（１５）の両側に形成された不純物領域（１７）とを備えている。前記フィン型半導体領域（１３）の上面上における前記ゲート電極（１５）の両側に隣接して不純物阻止部（１５ａ）が設けられている。 （もっと読む）

【課題】メモリセルに対して設けられる選択ゲートについて、この選択ゲートのゲート長を長くすることなく、選択ゲートの制御性を向上させる。
【解決手段】本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 （もっと読む）

【課題】オン抵抗と耐圧のトレードオフを改善し、さらにＥＳＤ耐量の高い半導体装置を提供することにある。
【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面およびトレンチに挟まれた領域の上辺部にチャネル領域を形成する半導体装置とする。 （もっと読む）

【課題】オン抵抗と耐圧のトレードオフを改善した半導体装置を提供することにある。
【解決手段】ソースドレイン方向に複数のトレンチをストライプ状に形成し、そのトレンチの側面および底面ならびにトレンチに挟まれた領域の上面にチャネル領域を形成する半導体装置とする。 （もっと読む）

【課題】フィールド酸化膜のエッジ付近で電界が集中するのを抑制可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】本発明に係る半導体装置は、半導体基板と；前記半導体基板に第１の導電型のイオンを注入して形成される第１の不純物拡散層と；前記第１の不純物拡散層上に形成されたゲート絶縁膜と；前記ゲート絶縁膜に隣接して形成され、前記ゲート絶縁膜の厚さより大きい厚さを有する第１のフィールド絶縁膜と；前記第１のフィールド絶縁膜に隣接して形成され、当該第１のフィールド絶縁膜の厚さより大きい厚さを有する第２のフィールド絶縁膜と；前記ゲート絶縁膜、第１のフィールド絶縁膜及び前記第２のフィールド絶縁膜上に亘って形成されたゲート電極と；前記ゲート電極に覆われる前記第１の不純物拡散層に隣接して前記半導体基板に形成され、前記第１の導電型を有する第２の不純物拡散層とを備えている。 （もっと読む）

【課題】低いゲート・ドレイン間容量（Ｃ_GD）を提供し、その上で、標準ＣＭＯＳフローと互換性を持つ製造工程を提供する。
【解決手段】直交ゲート拡張ドレインＭＯＳＦＥＴ（ＥＤＭＯＳ）構造は、低いゲート・ドレイン間の容量（Ｃ_GD）を提供し、さらに高い信頼性を示す。シャロートレンチアイソレーション（ＳＴＩ）酸化膜領域に折り畳まれたゲート電極を有する。水平および垂直ゲート電極部は、ゲート制御を提供する。同じ基板上に高圧デバイスおよび標準ＣＭＯＳの部品を収容する。表面電界緩和型（ＲＥＳＵＲＦ）技術は、高い降伏電圧と特定のオン抵抗との間のトレードオフを最適化するために使用される。デバイス製造工程は、標準ＣＭＯＳフローと互換性を持ち、基本的なＣＭＯＳ技術からプロセスモジュールを加えるかあるいは除くことができる。 （もっと読む）

【課題】トレンチゲート型トランジスタのオン抵抗とプレーナ型トランジスタの耐圧とを同時に最適化する。
【解決手段】半導体基板１０上に、半導体層１６Ａ、１６Ｂがエピタキシャル成長により形成される。第１の領域において第１の埋め込み層１２が形成され、第２の領域において第２の埋め込み層１３が形成される。第１の埋め込み層１２はＮ＋型の第１の不純物層１２Ａと、それより広い範囲に拡散されたＮ型の第２の不純物層１２Ｂとによって形成される。第２の埋め込み層１３はＮ＋型の不純物層のみで形成される。第１の領域において半導体層１６Ａの表面からＮ型の第３の不純物層１８が深く拡散される。第１の領域にはトレンチゲート型トランジスタが形成され、第２の領域にはプレーナ型トランジスタが形成される。 （もっと読む）

【課題】チャネル移動度の低下を防止して、パンチスルーストッパを形成する。
【解決手段】半導体基板１００と、前記半導体基板上に形成され、長手方向と短手方向とを有し、順に積層されたボロンを含むシリコン炭化膜とシリコン膜とを有する半導体層１１０と、少なくとも前記半導体層の前記短手方向の側面に形成されたゲート電極１５０と、前記半導体層に形成され、前記ゲート電極の前記長手方向に隣接して形成されたソース・ドレイン領域１１１、１１２と、前記半導体層の側面であって、前記ゲート電極と前記半導体基板との間に形成された素子分離絶縁膜１３０と、を備える。 （もっと読む）

【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜３３Ｂをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜４１を形成するステップと、各々の開放領域内にピラーパターン４２を形成するステップと、ピラーパターン４２間の導電膜３３Ｂをエッチングし、ピラーパターン各々を覆うゲート電極３３Ｂを形成するステップを含む。ピラーパターン４２を基板３１のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン４２の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。 （もっと読む）

【課題】微細で精度が高く、歩留まりが向上した半導体装置を提供する。
【解決手段】半導体装置は、第１トランジスタ２と第２トランジスタ５とを具備する。第１トランジスタ２は、半導体基板１００上に第１ゲート絶縁膜５１を介して形成された第１ゲート電極２１と第１ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第２トランジスタ５は、半導体基板１００上に第２ゲート絶縁膜５１を介して形成された第２ゲート電極２２と第２ソース・ドレイン領域３１と第１共通ソース・ドレイン領域３０とを備える。第１ゲート電極２１及び第２ゲート電極２２は、第１共通ソース・ドレイン領域３０のコンタクトである第１ノード電極４１の両側壁に設けられている。 （もっと読む）

【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。 （もっと読む）

【課題】耐圧特性と電流増幅特性とに優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】電界緩和領域として機能するＲＥＳＵＲＦ領域１１０を備えたＲＥＳＵＲＦ−ＭＯＳＦＥＴ１００において、ＲＥＳＵＲＦ領域１１０と、ソース用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｓと、ドレイン用コンタクトとして機能するｎ^＋型コンタクト領域１０４ｄとのうち少なくとも１つに、ｎ型の導電性を有する原子と窒素原子とを不純物として含ませる。 （もっと読む）