半導体素子製造方法および半導体素子
【課題】チャネルが上・下方向に形成されるピラーパターンの転倒現象を防止する半導体素子製造方法を提供する。
【解決手段】導電膜33Bをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜41を形成するステップと、各々の開放領域内にピラーパターン42を形成するステップと、ピラーパターン42間の導電膜33Bをエッチングし、ピラーパターン各々を覆うゲート電極33Bを形成するステップを含む。ピラーパターン42を基板31のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン42の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。
【解決手段】導電膜33Bをパターニングして複数の開放領域を形成するステップと、各々の開放領域の側壁にゲート絶縁膜41を形成するステップと、各々の開放領域内にピラーパターン42を形成するステップと、ピラーパターン42間の導電膜33Bをエッチングし、ピラーパターン各々を覆うゲート電極33Bを形成するステップを含む。ピラーパターン42を基板31のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域を埋め込む形態を取るためピラーパターン42の転倒現象を防止することができ、ひいては半導体素子の信頼性および安全性を向上させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造技術に関し、より詳細に、特にチャネルが上・下方向に形成される半導体素子製造方法に関するものである。
【背景技術】
【0002】
半導体素子の集積度が増加するにともない、セル効率(cell efficency)を増加させるための方法の一つとして、4F2の構造を具現することができる「チャネルが上・下方向、例えば垂直に形成される半導体素子」が発明された。
【0003】
図1は、従来技術によるチャネルが垂直に形成される半導体素子を示す構造図である。
【0004】
同図を参照すれば、半導体素子は、基板10、ピラーヘッド11(pillar head)とピラーネック12(pillar neck)を含むピラーパターン(pillar pattern)、ピラーパターン上部を保護するゲートハードマスク膜13、ピラーヘッド11の側壁を保護する側壁保護膜14、及び、ピラーネック12を覆うゲート絶縁膜15とゲート電極16を含む。 そして、基板10とピラーヘッド11にソース領域およびドレイン領域が形成され、これによってピラーネック12に垂直チャネルが形成される。
【0005】
しかし、前述したピラーパターンは、ピラーネック12がピラーヘッド11の直径(diameter)より小さく、ピラーヘッド11上にゲートハードマスク膜13が位置することによって、図2のように転倒したり、隣接するピラーパターンの間で接触してしまう現象が発生している。
【0006】
また、ピラーヘッド11およびピラーネック12の形成をエッチング停止膜(stopping layer)なしにエッチングするため、図3のようにそれぞれのピラーパターンの高さが均一にならず(H1<H2)、これは各ピラーパターンで形成されるチャネルの長さが互いに異なるようになる問題として作用する。
【0007】
また、ゲート電極16を形成するためにピラーパターンの間が満たされるように導電膜を埋め込む場合、図4のようにピラーパターン間の高い縦横比によって導電膜内ボイド21(void)およびシーム(seam)が形成される。その後、導電膜パターニング工程を行えば、前記ボイド21およびシームに起因するエッチング速度差によって、図5のようにゲート絶縁膜15および基板10に損傷(attack)を加える貫通22(punch)問題が発生する。また、導電膜のパターニング過程で図6のようにエッチング選択比によって、側壁保護膜14が喪失し、これに伴い図6(図6の23参照)に図示されたようにピラーヘッド11を損傷させるという問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、前記した従来技術の問題を解決するために提案されたもので、その目的は、ピラーパターンの転倒現象を防止する半導体素子製造方法を提供することにある。
【0009】
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、同一チャネル長を有する半導体素子製造方法を提供することにある。
【0010】
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、ボイドおよびシームが発生した導電膜によって基板の損傷問題を解決する半導体素子製造方法を提供することにある。
【課題を解決するための手段】
【0011】
前記の目的を達成するための本発明の半導体素子製造方法は、導電膜を含む基板上部に半導体素子を製造する方法であって、導電膜をパターニングして複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップを含む。
【0012】
また、前記の目的を達成するための本発明の半導体素子製造方法は、基板上に第1エッチング停止膜、導電膜、第2エッチング停止膜、および複数のハードマスクパターンを形成するステップと、前記ハードマスク膜パターンをエッチング障壁として前記第2エッチング停止膜、導電膜、および第1エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップを含む。
【発明の効果】
【0013】
前述したような課題の解決手段に基づく本発明は、ピラーパターンの転倒防止、均一なチャネル長の誘導、導電膜の蒸着時に発生するボイドおよびシームに起因する基板の損傷を防止する。
【0014】
したがって、半導体素子、特に40nm以下の半導体素子の信頼性および安全性を向上させることができ、ひいては歩留まりを増加させることができる効果を有する。
【図面の簡単な説明】
【0015】
【図1】従来技術によるチャネルが上・下方向に形成される半導体素子を示す構造図である。
【図2】従来技術による半導体素子において起こりえる多様な不具合を示素電子微細写真である。
【図3】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図4】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図5】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図6】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図7A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図7B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図8】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図9】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図10A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図10B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図11A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図11B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図12A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図12B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【発明を実施するための形態】
【0016】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照し説明する。
【0017】
図7Aないし図12Bは、本発明の実施形態による垂直チャネルが形成された半導体素子製造方法を示す図である。
【0018】
図7Aおよび図7Bに図示されたように、基板31上に第1絶縁膜32、導電膜33、第2絶縁膜34およびハードマスク膜35を順次形成する。
【0019】
導電膜33は、後に、ゲート電極として作用する薄膜で、ポリシリコン膜、タングステンシリサイド(WSi2)、チタニウムシリサイド(TiSi2)、タングステン(W)、チタニウム窒化膜(TiN)、タンタル(Ta)およびタンタル窒化膜(TaN)から成るグループ中から選択された少なくともいずれか1つの薄膜で形成する。例えば、タングステンとチタニウム窒化膜の積層構造、またはタングステンとチタニウム窒化膜、およびポリシリコン膜の積層構造であり得る。
【0020】
そして、第1絶縁膜32は、基板31と導電膜33間の絶縁および後続のエッチング工程におけるエッチング停止のための薄膜であり、第2絶縁膜34は、導電膜33とハードマスク膜35の絶縁、および後続のエッチング工程におけるエッチング停止のための薄膜である。そして、第1絶縁膜32と第2絶縁膜34は、同一物質で形成し、例えば、シリコン酸化膜(SiO2)、シリコン酸化窒化膜、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O5)、ジルコニウム酸化膜(ZrO2)、ハフニウム酸化膜(HfO2)およびラジウム酸化膜(La2O3)から成るグループ中から選択されたいずれか1つの薄膜で形成する。一実施形態では、第1絶縁膜32および第2絶縁膜34は同じ物質で形成される。
【0021】
そして、ハードマスク膜35は、後続のピラーパターン形成後、ピラーパターンの上部側壁を保護する薄膜として作用する。このために窒化膜、酸化膜およびシリコン酸化窒化膜から成るグループ中から選択されたいずれか1つの薄膜で形成する。
【0022】
次に、ハードマスク35上に非晶質(アモルファス)カーボン膜36、シリコン酸化窒化膜37(SiON)、反射防止膜38およびフォトレジストパターン39を順次形成し、図7Aに図示された上部平面図に図示された多層構造を成す。図7Bは、図7AのI−I’線の断面図を図示している。
【0023】
フォトレジストパターン39は、ホールタイプ(hole type)で、後続のピラーパターンが形成される領域を開放した形態を有する。図7Aでフォトレジストパターン39の間のホールは、前記ホールによって露出した反射防止膜38が図示された円で表現されている。前記ホールは他の形態で形成され得る。
【0024】
図8に図示されたように、フォトレジストパターン39をエッチング障壁として、反射防止膜38、シリコン酸化窒化膜37および非晶質カーボン膜36を例えば第1エッチング工程としてエッチングする。
【0025】
次に、非晶質カーボン膜36がエッチングされ形成された非晶質カーボン膜パターン36Aをエッチング障壁とし、例えば第2エッチング工程としてハードマスク膜35をエッチングし複数のハードマスクパターン35Aを形成する。次に、ハードマスク膜パターン35Aをエッチング障壁とし、例えば第3および第4エッチング工程として第2絶縁膜34、導電膜33および第1絶縁膜32を順次にエッチングし複数の開放領域40を形成する。
【0026】
より詳細に説明すれば、第2エッチング工程で非晶質カーボン膜パターン36Aをエッチング障壁とし、ハードマスク膜35をエッチングする。一実施形態では、第2絶縁膜34表面でエッチング停止が成される。そして、第3エッチング工程でハードマスク膜パターン35Aをエッチング障壁とし、第2絶縁膜34と導電膜33とをエッチングし、一実施形態では、第1絶縁膜32の表面でエッチング停止が成される。最終的に第4エッチング工程で第1絶縁膜32をエッチングする。一実施形態では、基板31表面でエッチングが停止される。これに伴い開放領域40は均一な高さを有する。
【0027】
以下、エッチングされた第2絶縁膜34、導電膜33および第1絶縁膜32を各々第2絶縁膜パターン34A、導電膜パターン33Aおよび第1絶縁膜パターン32Aと表記する。
【0028】
開放領域40は、基板31との角度が90°であることが好ましく、70〜110°のスロープ(slope)を有することもできる。
【0029】
次に、洗浄工程やポリッシング工程のようによく知られた除去工程で、フォトレジストパターン39、反射防止膜38、シリコン酸化窒化膜37および非晶質カーボン膜パターン36Aを除去する。
【0030】
図9に図示されたように、各々の開放領域40の側壁に、すなわち第1絶縁膜パターン32A、導電膜パターン33A、第2絶縁膜パターン34Aおよびハードマスク膜パターン35Aの側壁にゲート絶縁膜41を形成する。
【0031】
ゲート絶縁膜41は、開放領域40が形成された基板の段差に沿ってシリコン酸化膜(SiO2)、シリコン酸化窒化膜、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O5)、ジルコニウム酸化膜(ZrO2)、ハフニウム酸化膜(HfO2)およびラジウム酸化膜(La2O3)から成るグループ中から選択されたいずれか1つの薄膜を蒸着した後、全面エッチング工程を行い形成する。したがって、ゲート絶縁膜41は、各々の開放領域40の側壁にのみ存在し、各々の開放領域40の下部の基板31は、外部に露出した状態である。
【0032】
そして、第1絶縁膜32、第2絶縁膜34およびゲート絶縁膜41の蒸着厚さは最終電気的厚さ(finally electrical thickness)が同等水準で確保されるターゲット(target)として行われるのが好ましい。
【0033】
次に、各々の開放領域40の下部で露出した基板31に不純物をドーピングして不純物領域を形成し、その後、不純物領域を両分する分離工程を行い、ベリードビットライン(buried bit line)を形成する。
【0034】
ベリードビットラインは、半導体素子においてキャパシタにデータを入・出力させるためのデータ伝送ラインを意味する。
【0035】
図10Aおよび図10Bに図示されたように、エピタキシャル成長(epitaxial growth)工程を行い、複数の開放領域40の各々にピラーパターン42を形成する。図10Aはエピタキシャル成長以降に形成された多層の構造の平面図であり、図10Bは図10AのI−I’線の断面図である。
【0036】
複数個のピラーパターン42は、エピタキシャル成長工程で、1つの開放領域40の下部に露出した基板31のシリコン(Si)結晶が成長して形成されたものであって、開放領域40が全て満たされるまで成長工程を行い、その後、平坦化工程、例えばエッチバック(etch back)または化学的機械的研磨(chemical mechanical polishing)工程を行い平坦化する。この時、ハードマスク膜パターン35Aの上部表面で研磨停止させたり、過度研磨(over polishing)させハードマスク膜パターン35Aの一部を損失させることもできる。
【0037】
前記のような成長工程で形成されたピラーパターン42は、側壁が垂直形状(vertical profile)を有し、高さ方向で均一の直径を有する。
【0038】
また、エピタキシャル成長工程の前処理工程としてLET(Light Etch Treatment)工程を行い、基板31表面の異質物、または自然酸化膜(native oxide)を除去する。
【0039】
LET工程は、ダウンストリーム(downstream)方式のプラズマエッチング(plasma etcher)でCF4とO2の混合ガスを利用して行う。
【0040】
次に、ピラーパターン42の上部領域で不純物をドーピングさせソース領域およびドレイン領域を形成する。この時、形成されたソース領域およびドレイン領域はベリードビットラインと共にピラーパターン42に垂直チャネルを誘導する。
【0041】
図11Aおよび図11Bに図示されたように、ピラーパターン42の上部表面とハードマスク膜パターン35Aの上部とにパッド酸化膜43(pad oxide)およびゲートハードマスク膜44を順次形成する。
【0042】
ゲートハードマスク膜44は、ピラーパターン42を保護し、下部層のパターニングのために形成された薄膜で、窒化膜または酸化膜で形成したり、窒化膜と酸化膜の積層膜で形成する。そして、パッド酸化膜43は、ゲートハードマスク膜44とピラーパターン42の薄膜ストレスを緩和するため形成された薄膜である。
【0043】
次に、ゲートハードマスク膜44上に非晶質カーボン膜45、シリコン酸化窒化膜46、反射防止膜47およびフォトレジストパターン48を順次形成する。形成された多層構造の上部表面図は図11Aに図示されており、図11Bは図11AのI−I’線の断面図である。一実施形態では、ゲートハードマスク膜44と非晶質カーボン膜45の間にハードマスク膜(図示せず)をさらに備え、ゲートハードマスク膜44のパターニングを容易に行うこともできる。
【0044】
フォトレジストパターン48は、図11Aの図面番号48で表現された多数このフォトレジスト突出部を有し、下部の反射防止膜47を露出させる開放領域を有している。フォトレジストパターン48の開放領域の下部の導電膜33は、この後に除去される。フォトレジストパターン48の各々のフォトレジスト突出部は1つのピラーパターン42に対応するようにピラーパターン42の上部(上方)に形成される。図11Aの平面図で点線で表示された表面の中心部に対応する(dot−dot lines)ピラーパターン42の境界線はフォトレジストパターン48のフォトレジスト突出部48各々の境界線の内側に完璧に位置しなければならない。なお、ピラーパターン42の高さ(延伸)方向で見た平面視において、境界線は存在の有無により描かれた線であり、存在する側を内側と称する。ピラーパターン42の境界線は、フォトレジスト突出部48の下方に位置する。一実施形態では、各々のフォトレジスト突出部とそれに対応するピラーパターン42とは、同じ形を有し、図11Aに図示されているように同じ円形で構成され得る。前記で論じたように他の形を有し得る。一実施形態では、各々のフォトレジスト突出部48とそれに対応するピラーパターン42とは同じ軸を有する(同軸的に配置される)。
【0045】
図12Aおよび図12Bに図示されたように、例えば第5エッチング工程としてフォトレジストパターン48をエッチング障壁とし、反射防止膜47、シリコン酸化窒化膜46および非晶質カーボン膜45をエッチングする。
【0046】
次に、非晶質カーボン膜45がエッチングされ形成された非晶質カーボン膜パターン45Aをエッチング障壁とし、例えば第6エッチング工程としてゲートハードマスク膜44とパッド酸化膜43をエッチングし、その後、ゲートハードマスク膜パターン44Aをエッチング障壁とし、例えば第7および第8エッチング工程としてハードマスク膜パターン35A、第2絶縁膜パターン34A、導電膜パターン33Aおよび第1絶縁膜パターン32Aをエッチングする。一実施形態では、ゲートハードマスク膜44のエッチングとその下部層のエッチングはインシチュ(in−situ)で行ったり、エクスシチュ(exsitu)で行う。
【0047】
前記のエッチングをより詳しく説明すれば、第6エッチング工程でゲートハードマスク膜パターン44Aをエッチング障壁としてハードマスク膜パターン35Aをエッチングし、一実施形態では、第2絶縁膜パターン34A表面でエッチング停止が成される。そして、第7エッチング工程で同一エッチング障壁を、すなわちハードマスク膜パターン44Aを利用し、第2絶縁膜パターン34Aと、導電膜パターン33Aとを順次エッチングし、一実施形態では、第1絶縁膜パターン32A表面でエッチング停止が成される。最終的に第8エッチング工程で第1絶縁膜パターン32Aをエッチングし、一実施形態では、基板31表面でエッチング停止が成される。一実施形態では、第5ないし第8エッチング工程は各々第1ないし第4エッチング工程と類似する。
【0048】
このようなエッチングの結果、エッチングされた第1絶縁膜パターン32Bとエッチングされた第2絶縁膜パターン34Bが形成される。
【0049】
前記のようなエッチング工程を行えば、ピラーパターン42の側壁にはゲート電極33Bおよびピラーパターン42の上部領域を保護する側壁保護膜35Bが形成される。ゲート絶縁膜41とゲート電極33Bおよび側壁保護膜35Bはピラーパターン42を覆う形状を有する。ゲート絶縁膜41は、ピラーパターン42の周囲に広がり(延在し)、ピラーパターン42の側面を覆っている。ゲート電極33Bは、ゲート絶縁膜41の周囲に広がり、ゲート絶縁膜41の一部を覆っている。側壁保護膜35Bは、ゲート絶縁膜41の周囲に広がり、ゲート電極33Bの上方に位置し、ゲート絶縁膜41の一部を覆っている。
【0050】
次に、例えばフォトレジストパターン39ないし非晶質カーボン膜36を除去するときに利用された工程と類似した工程でフォトレジストパターン48、反射防止膜47、シリコン酸化窒化膜46および非晶質カーボン膜パターン45Aを除去する。
【0051】
その後、各々のピラーパターン42に形成されたソース領域およびドレイン領域と接するキャパシタ(図示せず)を形成する。これで、垂直チャネルを有する半導体素子が製造される。
【0052】
ピラーパターン42を基板31のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域40を埋め込む形態を取るためピラーパターン42の転倒現象を防止することができる。
【0053】
また、開放領域40の高さを均一に形成し、これに応じてピラーパターン42の高さを均一にする。したがって、同一のチャネル長を獲得することができる。また、ピラーパターン42の側面は、実質的に、ピラーパターン42の高さ全体にわたって基板31の表面に垂直となっている。
【0054】
また、ゲート電極33Bを平坦な基板31に導電膜33蒸着→ピラーパターン42形成→導電膜33のパターニングを順次に行い形成するため、導電膜埋め込みによるボイドおよびシーム(seam)の形成が防止される。したがって、ゲート絶縁膜および基板の損傷が防止される。
【0055】
また、側壁保護膜35Bをゲートハードマスク膜パターン44Aが覆う形態を取るため、ゲート電極33B形成時、側壁保護膜35Bの損失を防止することができる。
【0056】
以上で説明した本発明は前述した実施形態および添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形および変更が可能であるということが本発明が属する技術分野で通常の知識を有する者にあって明白であろう。
【符号の説明】
【0057】
31 基板
32 第1絶縁膜
33B ゲート電極
34 第2絶縁膜
44A ゲートハードマスク膜パターン
【技術分野】
【0001】
本発明は、半導体素子の製造技術に関し、より詳細に、特にチャネルが上・下方向に形成される半導体素子製造方法に関するものである。
【背景技術】
【0002】
半導体素子の集積度が増加するにともない、セル効率(cell efficency)を増加させるための方法の一つとして、4F2の構造を具現することができる「チャネルが上・下方向、例えば垂直に形成される半導体素子」が発明された。
【0003】
図1は、従来技術によるチャネルが垂直に形成される半導体素子を示す構造図である。
【0004】
同図を参照すれば、半導体素子は、基板10、ピラーヘッド11(pillar head)とピラーネック12(pillar neck)を含むピラーパターン(pillar pattern)、ピラーパターン上部を保護するゲートハードマスク膜13、ピラーヘッド11の側壁を保護する側壁保護膜14、及び、ピラーネック12を覆うゲート絶縁膜15とゲート電極16を含む。 そして、基板10とピラーヘッド11にソース領域およびドレイン領域が形成され、これによってピラーネック12に垂直チャネルが形成される。
【0005】
しかし、前述したピラーパターンは、ピラーネック12がピラーヘッド11の直径(diameter)より小さく、ピラーヘッド11上にゲートハードマスク膜13が位置することによって、図2のように転倒したり、隣接するピラーパターンの間で接触してしまう現象が発生している。
【0006】
また、ピラーヘッド11およびピラーネック12の形成をエッチング停止膜(stopping layer)なしにエッチングするため、図3のようにそれぞれのピラーパターンの高さが均一にならず(H1<H2)、これは各ピラーパターンで形成されるチャネルの長さが互いに異なるようになる問題として作用する。
【0007】
また、ゲート電極16を形成するためにピラーパターンの間が満たされるように導電膜を埋め込む場合、図4のようにピラーパターン間の高い縦横比によって導電膜内ボイド21(void)およびシーム(seam)が形成される。その後、導電膜パターニング工程を行えば、前記ボイド21およびシームに起因するエッチング速度差によって、図5のようにゲート絶縁膜15および基板10に損傷(attack)を加える貫通22(punch)問題が発生する。また、導電膜のパターニング過程で図6のようにエッチング選択比によって、側壁保護膜14が喪失し、これに伴い図6(図6の23参照)に図示されたようにピラーヘッド11を損傷させるという問題が発生する。
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、前記した従来技術の問題を解決するために提案されたもので、その目的は、ピラーパターンの転倒現象を防止する半導体素子製造方法を提供することにある。
【0009】
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、同一チャネル長を有する半導体素子製造方法を提供することにある。
【0010】
また、本発明の前記した従来技術の問題を解決するために提案されたもので、その目的は、ボイドおよびシームが発生した導電膜によって基板の損傷問題を解決する半導体素子製造方法を提供することにある。
【課題を解決するための手段】
【0011】
前記の目的を達成するための本発明の半導体素子製造方法は、導電膜を含む基板上部に半導体素子を製造する方法であって、導電膜をパターニングして複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップを含む。
【0012】
また、前記の目的を達成するための本発明の半導体素子製造方法は、基板上に第1エッチング停止膜、導電膜、第2エッチング停止膜、および複数のハードマスクパターンを形成するステップと、前記ハードマスク膜パターンをエッチング障壁として前記第2エッチング停止膜、導電膜、および第1エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、前記各々の開放領域内にピラーパターンを形成するステップと、前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップを含む。
【発明の効果】
【0013】
前述したような課題の解決手段に基づく本発明は、ピラーパターンの転倒防止、均一なチャネル長の誘導、導電膜の蒸着時に発生するボイドおよびシームに起因する基板の損傷を防止する。
【0014】
したがって、半導体素子、特に40nm以下の半導体素子の信頼性および安全性を向上させることができ、ひいては歩留まりを増加させることができる効果を有する。
【図面の簡単な説明】
【0015】
【図1】従来技術によるチャネルが上・下方向に形成される半導体素子を示す構造図である。
【図2】従来技術による半導体素子において起こりえる多様な不具合を示素電子微細写真である。
【図3】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図4】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図5】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図6】従来技術による半導体素子において起こりえる多様な不具合を示す電子微細写真である。
【図7A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図7B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図8】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図9】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図10A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図10B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図11A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図11B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【図12A】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す平面図である。
【図12B】本発明の実施形態により形成される垂直チャネルを備える半導体素子製造方法を示す断面図である。
【発明を実施するための形態】
【0016】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に、詳細に説明するために、本発明の最も好ましい実施形態を添付した図面を参照し説明する。
【0017】
図7Aないし図12Bは、本発明の実施形態による垂直チャネルが形成された半導体素子製造方法を示す図である。
【0018】
図7Aおよび図7Bに図示されたように、基板31上に第1絶縁膜32、導電膜33、第2絶縁膜34およびハードマスク膜35を順次形成する。
【0019】
導電膜33は、後に、ゲート電極として作用する薄膜で、ポリシリコン膜、タングステンシリサイド(WSi2)、チタニウムシリサイド(TiSi2)、タングステン(W)、チタニウム窒化膜(TiN)、タンタル(Ta)およびタンタル窒化膜(TaN)から成るグループ中から選択された少なくともいずれか1つの薄膜で形成する。例えば、タングステンとチタニウム窒化膜の積層構造、またはタングステンとチタニウム窒化膜、およびポリシリコン膜の積層構造であり得る。
【0020】
そして、第1絶縁膜32は、基板31と導電膜33間の絶縁および後続のエッチング工程におけるエッチング停止のための薄膜であり、第2絶縁膜34は、導電膜33とハードマスク膜35の絶縁、および後続のエッチング工程におけるエッチング停止のための薄膜である。そして、第1絶縁膜32と第2絶縁膜34は、同一物質で形成し、例えば、シリコン酸化膜(SiO2)、シリコン酸化窒化膜、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O5)、ジルコニウム酸化膜(ZrO2)、ハフニウム酸化膜(HfO2)およびラジウム酸化膜(La2O3)から成るグループ中から選択されたいずれか1つの薄膜で形成する。一実施形態では、第1絶縁膜32および第2絶縁膜34は同じ物質で形成される。
【0021】
そして、ハードマスク膜35は、後続のピラーパターン形成後、ピラーパターンの上部側壁を保護する薄膜として作用する。このために窒化膜、酸化膜およびシリコン酸化窒化膜から成るグループ中から選択されたいずれか1つの薄膜で形成する。
【0022】
次に、ハードマスク35上に非晶質(アモルファス)カーボン膜36、シリコン酸化窒化膜37(SiON)、反射防止膜38およびフォトレジストパターン39を順次形成し、図7Aに図示された上部平面図に図示された多層構造を成す。図7Bは、図7AのI−I’線の断面図を図示している。
【0023】
フォトレジストパターン39は、ホールタイプ(hole type)で、後続のピラーパターンが形成される領域を開放した形態を有する。図7Aでフォトレジストパターン39の間のホールは、前記ホールによって露出した反射防止膜38が図示された円で表現されている。前記ホールは他の形態で形成され得る。
【0024】
図8に図示されたように、フォトレジストパターン39をエッチング障壁として、反射防止膜38、シリコン酸化窒化膜37および非晶質カーボン膜36を例えば第1エッチング工程としてエッチングする。
【0025】
次に、非晶質カーボン膜36がエッチングされ形成された非晶質カーボン膜パターン36Aをエッチング障壁とし、例えば第2エッチング工程としてハードマスク膜35をエッチングし複数のハードマスクパターン35Aを形成する。次に、ハードマスク膜パターン35Aをエッチング障壁とし、例えば第3および第4エッチング工程として第2絶縁膜34、導電膜33および第1絶縁膜32を順次にエッチングし複数の開放領域40を形成する。
【0026】
より詳細に説明すれば、第2エッチング工程で非晶質カーボン膜パターン36Aをエッチング障壁とし、ハードマスク膜35をエッチングする。一実施形態では、第2絶縁膜34表面でエッチング停止が成される。そして、第3エッチング工程でハードマスク膜パターン35Aをエッチング障壁とし、第2絶縁膜34と導電膜33とをエッチングし、一実施形態では、第1絶縁膜32の表面でエッチング停止が成される。最終的に第4エッチング工程で第1絶縁膜32をエッチングする。一実施形態では、基板31表面でエッチングが停止される。これに伴い開放領域40は均一な高さを有する。
【0027】
以下、エッチングされた第2絶縁膜34、導電膜33および第1絶縁膜32を各々第2絶縁膜パターン34A、導電膜パターン33Aおよび第1絶縁膜パターン32Aと表記する。
【0028】
開放領域40は、基板31との角度が90°であることが好ましく、70〜110°のスロープ(slope)を有することもできる。
【0029】
次に、洗浄工程やポリッシング工程のようによく知られた除去工程で、フォトレジストパターン39、反射防止膜38、シリコン酸化窒化膜37および非晶質カーボン膜パターン36Aを除去する。
【0030】
図9に図示されたように、各々の開放領域40の側壁に、すなわち第1絶縁膜パターン32A、導電膜パターン33A、第2絶縁膜パターン34Aおよびハードマスク膜パターン35Aの側壁にゲート絶縁膜41を形成する。
【0031】
ゲート絶縁膜41は、開放領域40が形成された基板の段差に沿ってシリコン酸化膜(SiO2)、シリコン酸化窒化膜、アルミニウム酸化膜(Al2O3)、タンタル酸化膜(Ta2O5)、ジルコニウム酸化膜(ZrO2)、ハフニウム酸化膜(HfO2)およびラジウム酸化膜(La2O3)から成るグループ中から選択されたいずれか1つの薄膜を蒸着した後、全面エッチング工程を行い形成する。したがって、ゲート絶縁膜41は、各々の開放領域40の側壁にのみ存在し、各々の開放領域40の下部の基板31は、外部に露出した状態である。
【0032】
そして、第1絶縁膜32、第2絶縁膜34およびゲート絶縁膜41の蒸着厚さは最終電気的厚さ(finally electrical thickness)が同等水準で確保されるターゲット(target)として行われるのが好ましい。
【0033】
次に、各々の開放領域40の下部で露出した基板31に不純物をドーピングして不純物領域を形成し、その後、不純物領域を両分する分離工程を行い、ベリードビットライン(buried bit line)を形成する。
【0034】
ベリードビットラインは、半導体素子においてキャパシタにデータを入・出力させるためのデータ伝送ラインを意味する。
【0035】
図10Aおよび図10Bに図示されたように、エピタキシャル成長(epitaxial growth)工程を行い、複数の開放領域40の各々にピラーパターン42を形成する。図10Aはエピタキシャル成長以降に形成された多層の構造の平面図であり、図10Bは図10AのI−I’線の断面図である。
【0036】
複数個のピラーパターン42は、エピタキシャル成長工程で、1つの開放領域40の下部に露出した基板31のシリコン(Si)結晶が成長して形成されたものであって、開放領域40が全て満たされるまで成長工程を行い、その後、平坦化工程、例えばエッチバック(etch back)または化学的機械的研磨(chemical mechanical polishing)工程を行い平坦化する。この時、ハードマスク膜パターン35Aの上部表面で研磨停止させたり、過度研磨(over polishing)させハードマスク膜パターン35Aの一部を損失させることもできる。
【0037】
前記のような成長工程で形成されたピラーパターン42は、側壁が垂直形状(vertical profile)を有し、高さ方向で均一の直径を有する。
【0038】
また、エピタキシャル成長工程の前処理工程としてLET(Light Etch Treatment)工程を行い、基板31表面の異質物、または自然酸化膜(native oxide)を除去する。
【0039】
LET工程は、ダウンストリーム(downstream)方式のプラズマエッチング(plasma etcher)でCF4とO2の混合ガスを利用して行う。
【0040】
次に、ピラーパターン42の上部領域で不純物をドーピングさせソース領域およびドレイン領域を形成する。この時、形成されたソース領域およびドレイン領域はベリードビットラインと共にピラーパターン42に垂直チャネルを誘導する。
【0041】
図11Aおよび図11Bに図示されたように、ピラーパターン42の上部表面とハードマスク膜パターン35Aの上部とにパッド酸化膜43(pad oxide)およびゲートハードマスク膜44を順次形成する。
【0042】
ゲートハードマスク膜44は、ピラーパターン42を保護し、下部層のパターニングのために形成された薄膜で、窒化膜または酸化膜で形成したり、窒化膜と酸化膜の積層膜で形成する。そして、パッド酸化膜43は、ゲートハードマスク膜44とピラーパターン42の薄膜ストレスを緩和するため形成された薄膜である。
【0043】
次に、ゲートハードマスク膜44上に非晶質カーボン膜45、シリコン酸化窒化膜46、反射防止膜47およびフォトレジストパターン48を順次形成する。形成された多層構造の上部表面図は図11Aに図示されており、図11Bは図11AのI−I’線の断面図である。一実施形態では、ゲートハードマスク膜44と非晶質カーボン膜45の間にハードマスク膜(図示せず)をさらに備え、ゲートハードマスク膜44のパターニングを容易に行うこともできる。
【0044】
フォトレジストパターン48は、図11Aの図面番号48で表現された多数このフォトレジスト突出部を有し、下部の反射防止膜47を露出させる開放領域を有している。フォトレジストパターン48の開放領域の下部の導電膜33は、この後に除去される。フォトレジストパターン48の各々のフォトレジスト突出部は1つのピラーパターン42に対応するようにピラーパターン42の上部(上方)に形成される。図11Aの平面図で点線で表示された表面の中心部に対応する(dot−dot lines)ピラーパターン42の境界線はフォトレジストパターン48のフォトレジスト突出部48各々の境界線の内側に完璧に位置しなければならない。なお、ピラーパターン42の高さ(延伸)方向で見た平面視において、境界線は存在の有無により描かれた線であり、存在する側を内側と称する。ピラーパターン42の境界線は、フォトレジスト突出部48の下方に位置する。一実施形態では、各々のフォトレジスト突出部とそれに対応するピラーパターン42とは、同じ形を有し、図11Aに図示されているように同じ円形で構成され得る。前記で論じたように他の形を有し得る。一実施形態では、各々のフォトレジスト突出部48とそれに対応するピラーパターン42とは同じ軸を有する(同軸的に配置される)。
【0045】
図12Aおよび図12Bに図示されたように、例えば第5エッチング工程としてフォトレジストパターン48をエッチング障壁とし、反射防止膜47、シリコン酸化窒化膜46および非晶質カーボン膜45をエッチングする。
【0046】
次に、非晶質カーボン膜45がエッチングされ形成された非晶質カーボン膜パターン45Aをエッチング障壁とし、例えば第6エッチング工程としてゲートハードマスク膜44とパッド酸化膜43をエッチングし、その後、ゲートハードマスク膜パターン44Aをエッチング障壁とし、例えば第7および第8エッチング工程としてハードマスク膜パターン35A、第2絶縁膜パターン34A、導電膜パターン33Aおよび第1絶縁膜パターン32Aをエッチングする。一実施形態では、ゲートハードマスク膜44のエッチングとその下部層のエッチングはインシチュ(in−situ)で行ったり、エクスシチュ(exsitu)で行う。
【0047】
前記のエッチングをより詳しく説明すれば、第6エッチング工程でゲートハードマスク膜パターン44Aをエッチング障壁としてハードマスク膜パターン35Aをエッチングし、一実施形態では、第2絶縁膜パターン34A表面でエッチング停止が成される。そして、第7エッチング工程で同一エッチング障壁を、すなわちハードマスク膜パターン44Aを利用し、第2絶縁膜パターン34Aと、導電膜パターン33Aとを順次エッチングし、一実施形態では、第1絶縁膜パターン32A表面でエッチング停止が成される。最終的に第8エッチング工程で第1絶縁膜パターン32Aをエッチングし、一実施形態では、基板31表面でエッチング停止が成される。一実施形態では、第5ないし第8エッチング工程は各々第1ないし第4エッチング工程と類似する。
【0048】
このようなエッチングの結果、エッチングされた第1絶縁膜パターン32Bとエッチングされた第2絶縁膜パターン34Bが形成される。
【0049】
前記のようなエッチング工程を行えば、ピラーパターン42の側壁にはゲート電極33Bおよびピラーパターン42の上部領域を保護する側壁保護膜35Bが形成される。ゲート絶縁膜41とゲート電極33Bおよび側壁保護膜35Bはピラーパターン42を覆う形状を有する。ゲート絶縁膜41は、ピラーパターン42の周囲に広がり(延在し)、ピラーパターン42の側面を覆っている。ゲート電極33Bは、ゲート絶縁膜41の周囲に広がり、ゲート絶縁膜41の一部を覆っている。側壁保護膜35Bは、ゲート絶縁膜41の周囲に広がり、ゲート電極33Bの上方に位置し、ゲート絶縁膜41の一部を覆っている。
【0050】
次に、例えばフォトレジストパターン39ないし非晶質カーボン膜36を除去するときに利用された工程と類似した工程でフォトレジストパターン48、反射防止膜47、シリコン酸化窒化膜46および非晶質カーボン膜パターン45Aを除去する。
【0051】
その後、各々のピラーパターン42に形成されたソース領域およびドレイン領域と接するキャパシタ(図示せず)を形成する。これで、垂直チャネルを有する半導体素子が製造される。
【0052】
ピラーパターン42を基板31のエッチングでない成長によって形成し、成長はあらかじめ形成された開放領域40を埋め込む形態を取るためピラーパターン42の転倒現象を防止することができる。
【0053】
また、開放領域40の高さを均一に形成し、これに応じてピラーパターン42の高さを均一にする。したがって、同一のチャネル長を獲得することができる。また、ピラーパターン42の側面は、実質的に、ピラーパターン42の高さ全体にわたって基板31の表面に垂直となっている。
【0054】
また、ゲート電極33Bを平坦な基板31に導電膜33蒸着→ピラーパターン42形成→導電膜33のパターニングを順次に行い形成するため、導電膜埋め込みによるボイドおよびシーム(seam)の形成が防止される。したがって、ゲート絶縁膜および基板の損傷が防止される。
【0055】
また、側壁保護膜35Bをゲートハードマスク膜パターン44Aが覆う形態を取るため、ゲート電極33B形成時、側壁保護膜35Bの損失を防止することができる。
【0056】
以上で説明した本発明は前述した実施形態および添付された図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で種々の置換、変形および変更が可能であるということが本発明が属する技術分野で通常の知識を有する者にあって明白であろう。
【符号の説明】
【0057】
31 基板
32 第1絶縁膜
33B ゲート電極
34 第2絶縁膜
44A ゲートハードマスク膜パターン
【特許請求の範囲】
【請求項1】
導電膜を含む基板上に半導体素子を製造する方法であって、
導電膜をパターニングして複数の開放領域を形成するステップと、
前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
前記各々の開放領域内にピラーパターンを形成するステップと、
前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップと、
を含むことを特徴とする半導体素子製造方法。
【請求項2】
前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項1に記載の半導体素子製造方法。
【請求項3】
前記成長工程が、エピタキシャル成長(epitaxial growth)工程であることを特徴とする請求項2に記載の半導体素子製造方法。
【請求項4】
前記ピラーパターンを形成する前に、各々の開放領域下部に露出した基板領域を洗浄するためのLET(Light Etch Treatment)工程を行うステップをさらに含むことを特徴とする請求項1に記載の半導体素子製造方法。
【請求項5】
前記導電膜をパターニングする段階は、各ホールが以降に形成される前記開放領域のうちの1つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されるハードマスク膜パターンを利用して行われることを特徴とする請求項1に記載の半導体素子製造方法。
【請求項6】
前記ゲート電極を形成するステップは、各突出部が前記ピラーパターンのうちの1つと対応するようにその上部に形成されている複数個の前記突出部を有するフォトレジストパターンを利用して行われ、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項1に記載の半導体素子製造方法。
【請求項7】
基板上に第1エッチング停止膜、導電膜、第2エッチング停止膜、および複数のハードマスクパターンを形成するステップと、
前記ハードマスク膜パターンをエッチング障壁として前記第2エッチング停止膜、導電膜、および第1エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、
前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
前記各々の開放領域内にピラーパターンを形成するステップと、
前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、
前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップと、
を含むことを特徴とする半導体素子製造方法。
【請求項8】
前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項7に記載の半導体素子製造方法。
【請求項9】
前記成長工程が、エピタキシャル成長(epitaxial growth)工程であることを特徴とする請求項8に記載の半導体素子製造方法。
【請求項10】
前記ピラーパターンを形成する前に各々の開放領域下部に露出した基板領域を洗浄するためのLET(Light Etch Treatment)工程を行うステップをさらに含むことを特徴とする請求項7に記載の半導体素子製造方法。
【請求項11】
前記ハードマスク膜パターンは、各ホールが以降に形成される前記開放領域のうちの1つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されることを特徴とする請求項7に記載の半導体素子製造方法。
【請求項12】
前記ハードマスク膜パターン形成時、第2エッチング停止膜がエッチング停止膜として利用されることを特徴とする請求項11に記載の半導体素子製造方法。
【請求項13】
前記開放領域を形成するステップが、
前記ハードマスク膜パターンをエッチング障壁として前記第1エッチング停止膜が表れるまで前記第2エッチング停止膜と前記導電膜とをエッチングするステップと、
前記ハードマスク膜パターンをエッチング障壁として前記基板が表れるまで前記第1エッチング停止膜をエッチングするステップと、
を含む請求項7に記載の半導体素子製造方法。
【請求項14】
前記ゲートハードマスク膜パターンは、各突出部が前記ピラーパターンのうちの1つと対応するようにその上部に形成されている複数個の突出部を有し、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項7に記載の半導体素子製造方法。
【請求項15】
前記各々のピラーパターンと、それに対応するゲートハードマスク膜パターンの突出部は、同じ軸を有することを特徴とする請求項14に記載の半導体素子製造方法。
【請求項16】
自身の上部に成長した少なくとも1つのピラーパターンを有する基板と、
前記ピラーパターンの周囲に広がり、前記ピラーパターンの側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の周囲に広がり、ゲート絶縁膜41の一部を覆うゲート電極と、
前記ゲート電極の上方に位置し、前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う側壁保護膜と、
を含むことを特徴とする半導体素子。
【請求項17】
前記ピラーパターンの側面は、実質的に、前記ピラーパターンの高さ全体にわたって前記基板の表面に垂直となっていることを特徴とする請求項16に記載の半導体素子。
【請求項18】
前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う少なくとも1つの絶縁膜をさらに含み、
前記ゲート電極、前記側壁保護膜および前記少なくとも1つの絶縁膜は、前記ピラーパターンの高さ全体にわたってゲート絶縁膜を覆うことを特徴とする請求項16に記載の半導体素子。
【請求項19】
前記絶縁膜は、前記ゲート電極と前記基板との間に形成された第1絶縁膜と、前記ゲート電極と前記側壁保護膜との間に形成された第2絶縁膜と、を備えることを特徴とする請求項18に記載の半導体素子。
【請求項20】
前記側壁保護膜、前記ゲート絶縁膜および前記ピラーパターンの上部表面を完全に覆い、該上部表面の上方に形成されたゲートハードマスク膜をさらに含むことを特徴とする請求項16に記載の半導体素子。
【請求項1】
導電膜を含む基板上に半導体素子を製造する方法であって、
導電膜をパターニングして複数の開放領域を形成するステップと、
前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
前記各々の開放領域内にピラーパターンを形成するステップと、
前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターン各々を覆うゲート電極を形成するステップと、
を含むことを特徴とする半導体素子製造方法。
【請求項2】
前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項1に記載の半導体素子製造方法。
【請求項3】
前記成長工程が、エピタキシャル成長(epitaxial growth)工程であることを特徴とする請求項2に記載の半導体素子製造方法。
【請求項4】
前記ピラーパターンを形成する前に、各々の開放領域下部に露出した基板領域を洗浄するためのLET(Light Etch Treatment)工程を行うステップをさらに含むことを特徴とする請求項1に記載の半導体素子製造方法。
【請求項5】
前記導電膜をパターニングする段階は、各ホールが以降に形成される前記開放領域のうちの1つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されるハードマスク膜パターンを利用して行われることを特徴とする請求項1に記載の半導体素子製造方法。
【請求項6】
前記ゲート電極を形成するステップは、各突出部が前記ピラーパターンのうちの1つと対応するようにその上部に形成されている複数個の前記突出部を有するフォトレジストパターンを利用して行われ、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項1に記載の半導体素子製造方法。
【請求項7】
基板上に第1エッチング停止膜、導電膜、第2エッチング停止膜、および複数のハードマスクパターンを形成するステップと、
前記ハードマスク膜パターンをエッチング障壁として前記第2エッチング停止膜、導電膜、および第1エッチング停止膜をエッチングし、複数の開放領域を形成するステップと、
前記各々の開放領域の側壁にゲート絶縁膜を形成するステップと、
前記各々の開放領域内にピラーパターンを形成するステップと、
前記導電膜の一部と前記各々のピラーパターンを覆うゲートハードマスク膜パターンを形成するステップと、
前記ゲートハードマスク膜パターンをエッチング障壁として前記ピラーパターン間の前記導電膜をエッチングし、前記ピラーパターンの各々を覆うゲート電極を形成するステップと、
を含むことを特徴とする半導体素子製造方法。
【請求項8】
前記ピラーパターンを該当する開放領域内の基板上において成長工程で形成することを特徴とする請求項7に記載の半導体素子製造方法。
【請求項9】
前記成長工程が、エピタキシャル成長(epitaxial growth)工程であることを特徴とする請求項8に記載の半導体素子製造方法。
【請求項10】
前記ピラーパターンを形成する前に各々の開放領域下部に露出した基板領域を洗浄するためのLET(Light Etch Treatment)工程を行うステップをさらに含むことを特徴とする請求項7に記載の半導体素子製造方法。
【請求項11】
前記ハードマスク膜パターンは、各ホールが以降に形成される前記開放領域のうちの1つと対応している複数個の前記ホールを含むフォトレジストパターンを利用して形成されることを特徴とする請求項7に記載の半導体素子製造方法。
【請求項12】
前記ハードマスク膜パターン形成時、第2エッチング停止膜がエッチング停止膜として利用されることを特徴とする請求項11に記載の半導体素子製造方法。
【請求項13】
前記開放領域を形成するステップが、
前記ハードマスク膜パターンをエッチング障壁として前記第1エッチング停止膜が表れるまで前記第2エッチング停止膜と前記導電膜とをエッチングするステップと、
前記ハードマスク膜パターンをエッチング障壁として前記基板が表れるまで前記第1エッチング停止膜をエッチングするステップと、
を含む請求項7に記載の半導体素子製造方法。
【請求項14】
前記ゲートハードマスク膜パターンは、各突出部が前記ピラーパターンのうちの1つと対応するようにその上部に形成されている複数個の突出部を有し、上方から見下ろしたとき前記ピラーパターンの境界は、対応する前記突出部の境界の内側に位置することを特徴とする請求項7に記載の半導体素子製造方法。
【請求項15】
前記各々のピラーパターンと、それに対応するゲートハードマスク膜パターンの突出部は、同じ軸を有することを特徴とする請求項14に記載の半導体素子製造方法。
【請求項16】
自身の上部に成長した少なくとも1つのピラーパターンを有する基板と、
前記ピラーパターンの周囲に広がり、前記ピラーパターンの側面を覆うゲート絶縁膜と、
前記ゲート絶縁膜の周囲に広がり、ゲート絶縁膜41の一部を覆うゲート電極と、
前記ゲート電極の上方に位置し、前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う側壁保護膜と、
を含むことを特徴とする半導体素子。
【請求項17】
前記ピラーパターンの側面は、実質的に、前記ピラーパターンの高さ全体にわたって前記基板の表面に垂直となっていることを特徴とする請求項16に記載の半導体素子。
【請求項18】
前記ゲート絶縁膜の周囲に広がり、前記ゲート絶縁膜の一部を覆う少なくとも1つの絶縁膜をさらに含み、
前記ゲート電極、前記側壁保護膜および前記少なくとも1つの絶縁膜は、前記ピラーパターンの高さ全体にわたってゲート絶縁膜を覆うことを特徴とする請求項16に記載の半導体素子。
【請求項19】
前記絶縁膜は、前記ゲート電極と前記基板との間に形成された第1絶縁膜と、前記ゲート電極と前記側壁保護膜との間に形成された第2絶縁膜と、を備えることを特徴とする請求項18に記載の半導体素子。
【請求項20】
前記側壁保護膜、前記ゲート絶縁膜および前記ピラーパターンの上部表面を完全に覆い、該上部表面の上方に形成されたゲートハードマスク膜をさらに含むことを特徴とする請求項16に記載の半導体素子。
【図1】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図2】
【図3】
【図4】
【図5】
【図6】
【公開番号】特開2009−253300(P2009−253300A)
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願番号】特願2009−91346(P2009−91346)
【出願日】平成21年4月3日(2009.4.3)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
【公開日】平成21年10月29日(2009.10.29)
【国際特許分類】
【出願日】平成21年4月3日(2009.4.3)
【出願人】(591024111)株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】HYNIX SEMICONDUCTOR INC.
【住所又は居所原語表記】San 136−1,Ami−Ri,Bubal−Eup,Ichon−Shi,Kyoungki−Do,Korea
【Fターム(参考)】
[ Back to top ]