【課題】駆動電流の増大を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に線状に形成された第２部分１２ｂと、を有する第２半導体層１２と、前記第２半導体層の前記第２部分の周囲に絶縁膜１７を介して形成されたゲート電極１８と、を具備し、前記第２半導体層の前記第２部分の膜厚は、前記第２半導体層の前記第１部分の膜厚より小さい。 （もっと読む）

【課題】高耐圧で大きな電流駆動能力をもつＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタを提供する。
【解決手段】ＬＯＣＯＳオフセット型ＭＯＳ型電界効果トランジスタのドレイン側のオフセット領域に、ＬＯＣＯＳ酸化膜を伴うＮ型第１低濃度ドレインオフセット領域５と、ＬＯＣＯＳ酸化膜を伴わないＮ型第２低濃度ドレインオフセット領域６を設け、共にゲート電極で覆うように設けたので、Ｎ型第１低濃度ドレインオフセット領域５でオフセット領域にかかる電界を緩和し高耐圧を得て、Ｎ型第２低濃度ドレインオフセット領域６でオフセット領域のキャリアを増加させ大きな電流駆動能力を得ることができる。 （もっと読む）

【課題】ゲート電極の下部からゲート電極の形成されていない基板上の領域に斜め方向のイオン注入を行って形成される不純物拡散領域を有する半導体装置において、半導体装置のサイズを従来に比して縮小化することができる半導体装置を提供する。
【解決手段】Ｎ型半導体層１３の表面に形成されるＰ型のベース領域２１と、ベース領域２１内に形成されるＰ＋型ソース領域２２およびＮ＋型ソース領域２３を有するソース領域と、Ｎ型半導体層１３の表面にベース領域２１から離れて形成されるＮ＋型のドレイン領域２６と、ソース領域とドレイン領域２６との間にゲート絶縁膜４１を介して形成されるゲート電極４２と、ドレイン領域２６からゲート電極４２の下部にかけて、ドレイン領域２６に隣接して形成されるＮ型のドリフト領域と、を備え、ゲート電極４２とゲート絶縁膜４１との積層体のソース領域側側面の高さが、ドレイン領域側側面の高さよりも高く形成される。 （もっと読む）

【課題】 導電表面チャネル伸長部分とゲート制御チャネル側壁を有する薄体MOSFETを提供する。
【解決手段】 導電表面チャネル伸長部分とゲート制御チャネル側壁を有する薄体MOSFETを提供する。一実施例は、半導体基板と、半導体基板の上面に配置されたチャネル層と、ゲート電極とチャネル層間を介するゲート誘電層と、チャネル層上に配置され、ゲート電極とオーミックコンタクト間を介する誘電伸長層とを備えたMOSFETである。ゲート誘電層は第一材料からなり、第一材料は、チャネル層に対する低欠陥の界面を形成する。一方、誘電伸長部分は、第一材料と異なる第二材料からなり、第二材料は、チャネル層に対する導電表面チャネルを形成する。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】幅の狭いポリサイドゲートにおけるシリサイドの抵抗が改善されたゲート電極構造の製造方法を提供する。
【解決手段】リセスが形成されたシリコン酸化膜からなる厚い内部スペーサ、およびシリコン窒化膜からなる厚い外部スペーサを有する多結晶シリコンゲートを形成する。多結晶シリコン上にチタンをデポジションし、アニールによりチタンシリサイド層２６０を形成する。チタンシリサイド層は多結晶シリコンより幅広く形成され、シリコン酸化膜からなる厚い内部スペーサによって制約を受けず、応力を受けない。 （もっと読む）

【課題】ゲート電極のテーパ形状の傾斜度を緩やかにすることができるようにして、ゲート電極の破損が起こらないようにしながら、確実にさらなる微細化を実現した下部電極を形成できるようにする。
【解決手段】ソース電極２及びドレイン電極３を有する半導体領域１上に絶縁膜４を形成し、絶縁膜４上に複数のレジスト層５，６，７を含む積層レジスト８を形成し、積層レジスト８の最下層以外のレジスト層６，７に開口９を形成し、最下層のレジスト層５にリフロー用開口１０を形成し、熱処理を施してリフロー用開口１０に露出している最下層のレジスト層５の一部ＰＴｃをリフローさせ、リフローさせることによって最下層のレジスト層５の表面に形成された傾斜面１１に連なるように最下層のレジスト層５に第１ゲート下部開口１２Ａを形成し、開口９、傾斜面１１及び第１ゲート下部開口１２Ａの形状に応じた形状を持つゲート電極１３を形成する。 （もっと読む）

【課題】高集積度化でき、電気射特性を維持しながら、低コスト化できる電界効果トランジスタの製造方法を実現する。
【解決手段】誘電性絶縁部層２’によって被覆されているバルクシリコンウエハ基板１’上に島状の各活性エリア１０を互いに隣り合うようにそれぞれ設定する。バルクシリコンウエハ基板１’の表面上において、各活性エリア１０を電界効果トランジスタの本体領域をフィン部３、５の形状で突出するように露出させて形成するために、誘電性絶縁部層２’を厚さ方向にエッチバックして絶縁体層２を形成する。上記本体領域に、チャネル領域部、上記チャネル領域部上のゲート誘電体８、ゲート誘電体８上のゲート電極４、および、ゲート電極４の自己整合マスクにより、チャネル領域部とは反対の伝導性型である不純物原子のドープによりソース領域部５およびドレイン領域部３を形成する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

【課題】ゲートコンタクトプラグとシリコン基板とのショートを防ぐ。
【解決手段】半導体装置１０は、半導体基板１１と、半導体基板１１の主面に対して垂直な側面を有するシリコンピラー１４Ｂと、シリコンピラー１４Ｂの側面を覆うゲート絶縁膜１５Ｂと、半導体基板１１の主面に対して垂直な内周側面１６ａ及び外周側面１６ｂを有し、ゲート絶縁膜１５Ｂを介して内周側面１６ａとシリコンピラー１４Ｂの側面とが対向するよう、シリコンピラー１４Ｂの側面を覆うゲート電極１６と、ゲート電極１６の外周側面１６ｂの少なくとも一部を覆うゲート電極保護膜１７と、ゲート電極１６及びゲート電極保護膜１７の上方に設けられた層間絶縁膜３０と、層間絶縁膜３０に設けられたコンタクトホールに埋め込まれ、ゲート電極１６及びゲート電極保護膜１７に接するゲートコンタクトプラグＧＣとを備える。 （もっと読む）

【課題】フィントランジスタの素子分離膜中にボイドが発生しにくい構造の半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１の基準面１０３及び第１の基準面１０３よりも高い位置に設けられた第２の基準面１０４を有するシリコン基板１００を備えている。シリコン基板１００の上には、互いに間隔をおいて、上面が第２の基準面１０３よりも高い位置にあり、フィントランジスタを構成するフィン１２１及びフィン１２２が形成されている。第１の基準面１０３の上には、上面がフィン１２１及びフィン１２２の上面よりも低い位置にある第１の素子分離膜１３１Ａが形成されている。第１の基準面１０３を挟んで隣接する２つのフィン１２１の間隔は、第２の基準面１０４を挟んで隣接する２つのフィン１２２の間隔よりも広い。 （もっと読む）

【課題】突出部の側面が凹凸状とされ、前記側面を覆うようにゲート酸化膜を形成したときに、実効的なチャネル長が増加して、ピラー型ＭＯＳトランジスタの電流駆動能力が低下するという課題があった。
【解決手段】基板と、前記基板の一面から垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層と、基端側の下部拡散層と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、前記主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる半導体装置１０１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。 （もっと読む）

【課題】良質な半導体−酸化物界面を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタ１００は、半導体基板１０１と、半導体基板１０１上に形成されたチャネル層１０２と、チャネル層１０２上に形成された電子供給層１０３と、電子供給層１０３内に形成され、Ｐｔを含む半導体層１０６と、半導体層１０６上に形成され、ゲート絶縁膜として機能するペロブスカイト型酸化物層１０７と、ペロブスカイト型酸化物層１０７上に形成されたゲート電極１０８とを備える。 （もっと読む）

【課題】 フィン電界効果トランジスタ（FinFET）とその形成方法を提供する。
【解決手段】 半導体基板、前記半導体基板上の絶縁領域、及び前記半導体基板上に位置し、前記絶縁領域間の間隙に少なくとも一部を有し、第１III-V族化合物半導体材料を含むエピタキシー領域を含み、前記エピタキシー領域は、そこと前記半導体基板が第１格子不整合を有する下部分、及び前記下部分上に位置し、そこと前記半導体基板が前記第１格子不整合と異なる第２格子不整合を有する上部分を更に含む集積回路構造。 （もっと読む）

【課題】 非対称型半導体デバイス、及びその製造の際にスペーサ・スキームを用いる方法を提供する
【解決手段】 高ｋゲート誘電体の表面上に配置された非対称型ゲート・スタックを含む半構造体が提供される。非対称型ゲート・スタックは、第１の部分と第２の部分とを含み、第１の部分は、第２の部分とは異なる閾値電圧を有する。本発明の非対称型ゲート・スタックの第１の部分は、下から上に、閾値電圧調整材料及び少なくとも第１の導電性スペーサを含み、本発明の非対称型ゲート・スタックの第２の部分は、ゲート誘電体の上の少なくとも第２の導電性スペーサを含む。幾つかの実施形態において、第２の導電性スペーサは、下にある高ｋゲート誘電体と直接接触しており、他の実施形態においては、第１及び第２の導電性スペーサは、前記閾値電圧調整材料と直接接触している。 （もっと読む）