半導体装置及びその製造方法
【課題】導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供する。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。
【解決手段】半導体装置は、基板と、基板上に設けられた凸状の半導体からなるトランジスタ活性領域１０４と、トランジスタ活性領域１０４の一部の側面上及び上面上に設けられたゲート絶縁膜１０５ａと、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面及び上面の一部上に設けられたゲート電極３５０とを備えている。ゲート電極３５０のうち、トランジスタ活性領域１０４の側面上に設けられた部分の構成とトランジスタ活性領域１０４の上面上に設けられた部分の構成とは互いに異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に立体型トランジスタに対し最適なゲート電極を形成する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化のためのトランジスタサイズの微細化、特にゲート長の短縮が図られている。しかしながら、従来用いられている平面型トランジスタでは、ゲート長の短縮に伴い、トランジスタ動作オフ時のソース・ドレイン間電流の増大（ショートチャネル効果）が顕著となり、素子として機能しなくなる。この課題を解決するため、立体型トランジスタが提案されている。
【０００３】
以下、図７及び図８を参照しながら、立体型トランジスタの製造方法について説明する。なお、ここではシリコンからなる半導体基板上に形成された酸化膜上にシリコン層を有する基板（Silicon on Insulator:以下「ＳＯＩ基板」と呼ぶ）を用いた場合について述べる。
【０００４】
図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【０００５】
まず、図７（ａ）に示すように、シリコン基板（不図示）上に形成されたシリコン酸化膜７０１及びシリコン層７０２を有するＳＯＩ基板上に、トランジスタ活性領域パターン７０３を形成する。
【０００６】
次に、図７（ｂ）に示すように、トランジスタ活性領域パターン７０３をマスクとしてシリコン層７０２のエッチングを行う。
【０００７】
次に、図７（ｃ）に示すように、トランジスタ活性領域パターン７０３を除去し、トランジスタ活性領域７０４を形成する。続いて、フォトリソグラフィー工程により形成されたレジストパターンをマスクとしてイオン注入を行い、トランジスタ活性領域７０４の一部に、ｎ型領域及びｐ型領域を形成する（不図示）。
【０００８】
次に、図７（ｄ）に示すように、ゲート絶縁膜として機能する絶縁膜７０５と、ゲート電極となる金属膜７０６とを順次堆積する。
【０００９】
次に、図８（ａ）に示すように、金属膜７０６上に、フォトリソグラフィー工程により形成されたゲート電極形成用パターン８０１を形成する。次いで、図８（ｂ）に示すように、ゲート形成用パターン８０１を用いて金属膜７０６をエッチングし、ゲート領域にゲート電極８０４を形成する。
【００１０】
次に、図８（ｃ）に示すように、ゲート電極形成用パターン８０１を除去する。ここで、トランジスタ活性領域７０４のうちの領域８０５、８０６は、トランジスタのソース領域・ドレイン領域となる。
【００１１】
図８（ｄ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合のイメージ図を示す。なお、図８（ｄ）ではゲート絶縁膜は図示を省略している。このような立体トランジスタは、一般的にＦｉｎトランジスタと呼ばれる。以下では、図８（ｄ）中に示したようにＦｉｎ状のトランジスタ活性領域７０４の上面部の活性層領域幅をＷ、トランジスタ活性領域７０４の側面部の高さをＨとする。また、例えば、（１００）の面方位を持ったＳＯＩ基板上にＦｉｎトランジスタを形成した場合、トランジスタ活性領域７０４の側面部の面方位は（１１０）となる。つまり、トランジスタ活性領域７０４が（１００）と（１１０）の二つの面方位を持つこととなる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】K. Shin, et al. “Dual Stress Capping Layer Enhancement Study for Hybrid Orientation FinFET CMOS Technology”, IEDM2005
【発明の概要】
【発明が解決しようとする課題】
【００１３】
半導体では、結晶面方位によりバンド構造が異なるため、電子移動度及び正孔移動度が面方位により異なる。例えば、シリコンでの電子移動度は、（１００）面が最も大きく、（１１０）面が最も小さい。一方、正孔移動度は、（１１０）面が最も大きく、（１００）面が最も小さい。つまり、Ｆｉｎトランジスタでは、トランジスタ活性領域が（１００）面と（１１０）面の両方からゲート電極による制御を受けるため、ｎチャネル型トランジスタとｐチャネル型トランジスタとで望ましい形状が異なる。ｎチャネル型トランジスタでは、Ｗ＞Ｈが望ましく、ｐチャネル型トランジスタでは、Ｈ＞Ｗが望ましい。
【００１４】
しかしながら、Ｆｉｎトランジスタを用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成する場合、ＷとＨがそれぞれ異なる２種類のトランジスタを同一のＳＯＩ基板上に設けることは困難である。
【００１５】
また、近年トランジスタのチャネルに応力を与えることでチャネルにおける移動度を向上させ、トランジスタの性能を向上させる、いわゆる歪技術が実用化されている。この歪技術におけるチャネルの移動度にも結晶面方位が大きく影響する。例えば、チャネル領域における（１００）面ではｎチャネル型トランジスタに最適な応力の方向は引張方向であり、ｐチャネル型トランジスタに最適な応力の方向は圧縮方向である。これに対し、チャネル領域における（１１０）面では印加される応力の望ましい方向は（１００）面の場合と同じであるが、移動度の向上効果が異なる。従って、歪技術を適用してトランジスタの性能向上を図る場合も、Ｆｉｎトランジスタを用いてＣＭＯＳを構成する際に、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に最適な構造を同時に形成することが困難である。
【００１６】
前記に鑑み、本発明は、導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明の半導体装置は、基板と、前記基板上に設けられた凸状の半導体からなるトランジスタ活性領域と、前記トランジスタ活性領域の側面及び上面の一部上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート電極とを備え、前記ゲート電極のうち、前記トランジスタ活性領域の側面上に設けられた部分の構成と前記トランジスタ活性領域の上面上に設けられた部分の構成とは互いに異なっている。
【００１８】
トランジスタ活性領域の上面と側面とでは半導体結晶の面方位が互いに異なっており、トランジスタ活性領域の上面近傍、側面近傍にはそれぞれチャネルが形成される。上述の構成によれば、ゲート電極のうち、トランジスタ活性領域の側方に設けられた部分の構成と、トランジスタ活性領域の上方に設けられた部分の構成とが異なっているので、ゲート電極の構成をトランジスタ活性領域の上方に形成された部分とトランジスタ活性領域の側方に形成された部分とで適切に設定することで、両部分の実効仕事関数を互いに異なる値にすることができる。このため、トランジスタ活性領域の高さや幅を変更することなく当該ゲート電極を有するトランジスタの閾値を変更することができる。従って、ｎチャネル型トランジスタとｐチャネル型トランジスタを基板上に形成する場合、両トランジスタのトランジスタ活性領域の高さ及び幅を等しくしつつ、両トランジスタの性能を同等程度に揃えることができる。
【００１９】
例えば、前記ゲート電極は、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた第２のゲート電極とを有しており、前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚と、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚とは互いに異なっていてもよい。
【００２０】
より詳しくは、前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚は、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚よりも小さくてもよい。
【００２１】
前記第１のゲート電極の構成材料は金属材料又は金属化合物であり、前記第２のゲート電極の構成材料はポリシリコンであってもよい。
【００２２】
前記第１のゲート電極と前記第２のゲート電極とは前記第２のゲート絶縁膜により電気的に分離され、且つ前記第１のゲート電極と前記第２のゲート電極には、互いに独立したゲート電圧が印加されてもよい。
【００２３】
本発明の半導体装置の第１の製造方法は、上部に半導体層を有する基板の前記半導体層上に第１のパターンを形成する工程（ａ）と、前記第１のパターンをマスクとして前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域を形成する工程（ｂ）と、前記トランジスタ活性領域を含む前記基板上に第１の絶縁膜及び金属膜を順次形成する工程（ｃ）と、前記金属膜のうち前記トランジスタ活性領域の上方に設けられた部分を薄膜化する工程（ｄ）と、前記工程（ｄ）の後、前記トランジスタ活性領域の上方に、前記トランジスタ活性領域を跨ぐように第２のパターンを形成する工程（ｅ）と、前記第２のパターンをマスクとして少なくとも前記金属膜及び前記第１の絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上及び上面上に設けられ、前記第１の絶縁膜の一部からなるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記トランジスタ形成領域の上方に設けられた部分の膜厚が前記トランジスタ形成領域の側方に設けられた部分の膜厚よりも小さく、前記金属膜の一部からなる第１のゲート電極とを形成する工程（ｆ）とを備えている。
【００２４】
この方法によれば、工程（ｄ）で金属膜のうちトランジスタ活性領域の上方に設けられた部分を薄膜化するので、第１のゲート電極のうちトランジスタ活性領域の上方に形成された部分の膜厚を適切な値に調節することが可能となる。これにより、トランジスタ活性領域の高さや幅を変更することなくｎチャネル型トランジスタとｐチャネル型トランジスタの特性を調節し、揃えることができる。
【００２５】
本発明の半導体装置の第２の製造方法は、上部に半導体層を有する基板の前記半導体層上に第１の絶縁膜と第１の金属膜とを順次形成した後、前記第１の金属膜をパターニングする工程（ａ）と、前記第１の金属膜をマスクとして前記第１の絶縁膜と前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域と、前記トランジスタ活性領域と前記第１の金属膜との間に挟まれ、前記第１の絶縁膜の一部からなる第１のゲート絶縁膜とを形成する工程（ｂ）と、前記トランジスタ活性領域を含む前記基板上、前記第１の金属膜の側面上及び上面上に第２の絶縁膜と第２の金属膜とを順次形成する工程（ｃ）と、前記第２の金属膜の上に、前記トランジスタ活性領域を跨ぐ第１のゲート電極形成用パターンを形成する工程（ｄ）と、前記第１のゲート電極形成用パターンをマスクとして前記第２の金属膜、前記第２の絶縁膜、前記第１の金属膜、及び前記第１のゲート絶縁膜をエッチングし、前記トランジスタ形成領域の側面の一部上、前記第１の金属膜の側面及び上面の一部上に設けられ、前記第２の絶縁膜の一部からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成され、前記第２の金属膜からなる第２のゲート電極と、側面と上面が前記第２のゲート絶縁膜を挟んで前記第２のゲート電極に囲まれ、前記第１の金属膜の一部からなる第１のゲート電極とを形成する工程（ｅ）と、前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分を除去し、前記第２のゲート電極を前記トランジスタ活性領域及び前記第１のゲート電極の側方に残す工程（ｆ）とを備えている。
【００２６】
この方法によれば、トランジスタ活性領域の上方に位置する第１のゲート電極と、トランジスタ活性領域の側方に位置し、第１のゲート電極と電気的に絶縁された第２のゲート電極とを形成することができる。そのため、第１のゲート電極と第２のゲート電極の材料や膜厚などをトランジスタに適したものとすることができる。また、第１のゲート電極と第２のゲート電極とに個別にゲート電圧を印加してトランジスタの閾値を制御することも可能となる。
【００２７】
なお、基板は半導体基板でもよいが、いわゆるＳＯＩ基板を用いることが好ましい。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、いわゆるＦｉｎトランジスタのゲート電極の構成を、上面部と側面部とで異なる構成とすることにより、トランジスタ活性領域の高さや幅を変更することなく、チャネルにおける移動度やゲート電極の実効仕事関数を変更することができる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図６】（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【図８】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３１】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）において左図は半導体装置の断面を示し、右図は基板上方から見た場合の半導体装置の平面図を示す。なお、図１（ｄ）の平面図においては、構造が理解しやすいように、実際には見えていないトランジスタ活性領域１０４の形状を点線で示している。
【００３２】
まず、図１（ａ）に示すように、（１００）面を主面とするシリコン基板（不図示）上に形成されたシリコン酸化膜（絶縁膜）１０１と、シリコン酸化膜１０１上に形成されたシリコン層（半導体層）１０２とを有するＳＯＩ基板を準備する。続いて、このＳＯＩ基板の所定領域上に、トランジスタ用の活性領域パターン（第１のパターン）１０３を形成する。ここで、Ｆｉｎトランジスタにおいて活性領域の高さＨとなるシリコン層１０２の厚みは、３０ｎｍ〜１００ｎｍ程度が望ましい。
【００３３】
次に、図１（ｂ）、（ｃ）に示すように、活性領域パターン１０３をマスクとしてシリコン層１０２のエッチングを行った後、活性領域パターン１０３を除去する。これにより、シリコン等の半導体からなるトランジスタ活性領域１０４が形成される。このトランジスタ活性領域１０４は直方体等の凸状（Ｆｉｎ状）であり、右図（平面図）において例えば横方向（トランジスタのゲート幅方向）よりも縦方向（トランジスタのゲート長方向）の長さが長い長方形の平面形状を有している。次に、トランジスタ活性領域１０４上にフォトリソグラフィー工程により形成したレジストパターンを用いて不純物のイオン注入を行い、ｎ型領域及びｐ型領域を形成する（不図示）。ｎチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｐ型領域とし、残りをｎ型領域とする。ｐチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｎ型領域とし、残りをｐ型領域とする。本実施形態ではｐチャネル型のＦｉｎトランジスタを作製する例を示す。
【００３４】
次に、図１（ｄ）に示すように、high−k材料を含み、ゲート絶縁膜として機能するＨＫ絶縁膜（第１の絶縁膜）１０５と、ゲート電極となる金属膜１０６とをシリコン酸化膜１０１上と、トランジスタ活性領域１０４の側面及び上面上とに順次形成する。ＨＫ絶縁膜１０５としては、例えば厚さ１．０ｎｍ〜３．０ｎｍ程度の酸化ハフニウム膜（例えばＨｆＯ）等が用いられ、金属膜１０６としては、例えば窒化チタン（ＴｉＮ）膜や窒化タンタル（ＴａＮ）膜、あるいはそれらの積層膜などであって、厚みが１５ｎｍ〜３０ｎｍのものが好ましく用いられる。
【００３５】
次に、図２（ａ）に示すように、ＳＯＩ基板の上面（金属膜１０６の上面）に有機系絶縁膜（第２の絶縁膜）２０１を塗布する。その後、図２（ｂ）に示すように、化学機械研磨（ＣＭＰ）によって有機系絶縁膜２０１の平坦化を行うとともに、有機系絶縁膜２０１のうちトランジスタ活性領域１０４上に形成された部分の研磨を行う。この研磨により、金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みがトランジスタ活性領域１０４の側面上に形成された部分の厚みよりも小さくなる。例えば、金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みは５ｎｍ以上１０ｎｍ以下程度であり、トランジスタ活性領域１０４の側面上に形成された部分の厚みは２０ｎｍ以上３０ｎｍ以下程度であると好ましい。なお、本工程で、化学機械研磨に代えて有機系絶縁膜２０１の全面エッチバックを行い、併せて金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みを薄く（薄膜化）してもよい。
【００３６】
次に、図２（ｃ）、（ｄ）に示すように、有機系絶縁膜２０１を除去した後、ＳＯＩ基板の全面上（金属膜１０６の上面上）に、膜厚が６０ｎｍ〜１００ｎｍ程度のポリシリコン膜（導電膜）２０３を形成する。
【００３７】
次に、図３（ａ）に示すように、フォトリソグラフィー工程により、ゲート電極形成用パターン（第２のパターン）３０１を、トランジスタ活性領域１０４を跨ぐようにポリシリコン膜２０３上に形成する。このゲート電極形成用パターン３０１は、基板上方から見てトランジスタ活性領域１０４と交差しており、図３（ａ）右図において、トランジスタ活性領域１０４の短辺方向に延びている。
【００３８】
次に、図３（ｂ）に示すように、ゲート電極形成用パターン３０１をマスクとして、ポリシリコン膜２０３、金属膜１０６及びＨＫ絶縁膜１０５のエッチングを行う。これにより、トランジスタ活性領域１０４の一部の側面上及び上面上に、ＨＫ絶縁膜１０５の一部で構成されたゲート絶縁膜１０５ａと、ゲート電極３５０とが形成される。ここで、ゲート電極３５０は、金属膜１０６の一部で構成された下部ゲート電極（第１のゲート電極）１０６ａと、下部ゲート電極１０６ａ上に位置し、ポリシリコン膜２０３の一部で構成された上部ゲート電極（第２のゲート電極）３０３とで構成される。ゲート電極３５０は、基板上方から見てトランジスタ活性領域１０４と交差しており、図３（ｂ）右図において、トランジスタ活性領域１０４の短辺方向に延びている。
【００３９】
次に、図３（ｃ）に示すように、ゲート電極形成用パターン３０１を除去する。ここで、トランジスタ活性領域１０４のうちゲート電極３５０の両側方に位置する領域は、トランジスタのソース／ドレイン領域３０４、３０５となっている。
【００４０】
図３（ｄ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合の斜視図である。なお、図３（ｄ）中では、本実施形態の半導体装置の形状を理解しやすくするため、上部ゲート電極３０３及びゲート絶縁膜１０５ａは示していない。
【００４１】
図３（ｃ）、（ｄ）に示すように、本実施形態の半導体装置は、例えばＳＯＩ基板の上面（シリコン酸化膜１０１上）に形成されたＦｉｎ状のトランジスタ活性領域１０４と、シリコン酸化膜１０１の上面上、トランジスタ活性領域１０４の側面上及び上面上に、間にゲート絶縁膜１０５ａを挟むように設けられたゲート電極３５０と、トランジスタ活性領域１０４のうち、ゲート電極３５０の両側方に位置する領域に形成されたソース／ドレイン領域３０４、３０５とを備えている。トランジスタ活性領域１０４のゲート幅方向（ＳＯＩ基板上方から見てゲート電極３５０が延びる方向）の両側面はシリコンの（１１０）面となっており、トランジスタ活性領域１０４の上面はシリコンの（１００）面となっている。トランジスタ活性領域１０４のうちゲート電極３５０に囲まれた部分の両側面近傍と、上面近傍とにはそれぞれチャネルが形成される。ゲート電極３５０は、金属または金属化合物からなる下部ゲート電極１０６ａと、下部ゲート電極１０６ａ上に設けられ、ポリシリコン等からなる上部ゲート電極３０３とで構成されている。
【００４２】
また、本実施形態の半導体装置では、トランジスタ活性領域１０４の上方におけるゲート電極３５０の構造とトランジスタ活性領域１０４の側方におけるゲート電極３５０の構造とは異なっている。具体的には、Ｆｉｎトランジスタにおいて、下部ゲート電極１０６ａのうち、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の上面上に形成された部分（上面部ゲート電極３０６）の膜厚が、下部ゲート電極１０６ａのうち、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面上に形成された部分（側面部ゲート電極３０７）の膜厚よりも小さくなっている。
【００４３】
ポリシリコン／金属積層構造（ＭＩＰＳ構造）を有するゲート電極では、以下に説明するように、金属で構成された下部ゲート電極１０６ａの膜厚を変えることで、トランジスタ活性領域１０４の高さＨや幅Ｗを変えずにゲート電極の実効仕事関数を変更することができる。
【００４４】
ＭＩＰＳ構造を有するゲート電極を備えたＭＯＳトランジスタでは、金属膜−ポリシリコン界面付近に形成される電荷によってリモートクーロン散乱が生じる。用いられる金属膜とゲート絶縁膜の種類によっては、リモートクーロン散乱を起こす固定電荷は、ゲート絶縁膜と金属膜との界面や、ゲート絶縁膜中である場合に生じる場合もある。チャネルの移動度はこのリモートクーロン散乱によって変調される。この変調の大きさは、金属膜−ポリシリコン界面とゲート絶縁膜との距離、つまり金属膜厚に反比例する。従って、金属膜（本実施形態の半導体装置での下部ゲート電極１０６ａ）の厚さを薄くすることで、チャネルにおける正孔の移動度を向上させることが可能となる。一方、ｎチャネル型のＦｉｎトランジスタでは、金属膜の厚さを薄くしても、チャネルにおける電子の移動度は向上しないが、固定電荷により電子は走行しやすくなる。
【００４５】
トランジスタ活性領域１０４の上面である（１００）面は、正孔移動度が（１１０）面に比べて低いが、上面部ゲート電極３０６の厚みを薄くした状態で負の電荷を金属膜-ポリシリコン界面に生じさせることで、移動度の向上を図ることが可能となる。従って、本実施形態によればｐチャネル型のＦｉｎトランジスタのトランジスタ活性領域の高さＨと幅Ｗを、ｎチャネル型のＦｉｎトランジスタにとって最適な値に設定した場合であっても、ｐ型トランジスタ特性を向上させることが可能となる。
【００４６】
特に、本実施形態の半導体装置の製造方法においては、図２（ｂ）に示す工程で金属膜１０６の研磨量を調節することでチャネルにおける移動度を任意に調節できる。また、ＭＩＰＳ構造では金属膜厚により実効仕事関数が変化するので、各基板面方位でトランジスタの閾値電圧を任意に調節することができる。
【００４７】
本実施形態の製造方法においては、図１（ｂ）、（ｃ）に示す工程で、ｐチャネル型トランジスタ用のトランジスタ活性領域１０４と同じサイズのｎチャネル型トランジスタ用のトランジスタ活性領域を、ｐチャネル型トランジスタ用のトランジスタ活性領域１０４と同時に形成することができる。その後、ｎチャネル型トランジスタに適したゲート電極を形成することで、複雑な工程を経ずにｎチャネル型トランジスタとｐチャネル型トランジスタの性能を同等程度に揃えることができる。そのため、レイアウト等の制約を設けることなくＦｉｎトランジスタで構成されたＣＭＯＳトランジスタを作製することが可能となる。
【００４８】
なお、本実施形態では、トランジスタのチャネルに歪みを与えるためのストレス膜をトランジスタ上に設ける技術や、ＳｉＧｅでソース・ドレイン領域を形成し、チャネルに歪みを与える技術などの歪技術と本実施形態の技術と組み合わせた方法については説明していないが、歪技術による移動度変調とゲート構造による実効仕事関数の変調は独立に制御可能なため、歪技術と組合せることは可能である。すなわち、本実施形態の方法と歪技術とを組み合わせることで、トランジスタの移動度をさらに向上させることが可能である。
【００４９】
なお、以上では（１００）面を主面とするシリコン基板を含むＳＯＩ基板上にＦｉｎトランジスタを設ける例を説明したが、（１１０）面や（１１１）面など他の結晶面を主面とするシリコン基板を用いる場合でも、本実施形態の方法によりｎチャネル型とｐチャネル型のＦｉｎトランジスタの性能を容易に揃えることが可能である。
【００５０】
また、上部にシリコン層を有するＳＯＩ基板に代えて一般的なシリコン基板（バルクシリコン基板）を用いた場合でも本実施形態の方法によれば上述の効果を得ることができる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図４、図５及び図６を参照しながら説明する。
【００５２】
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、及び図６（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、及び図６（ａ）において左図は半導体装置の断面を示し、右図は基板上方から見た場合の半導体装置の平面図を示す。なお、図４（ｃ）の平面図においては、構造が理解しやすいように、実際には見えていないトランジスタ活性領域４０５の形状を点線で示している。
【００５３】
まず、図４（ａ）に示すように、（１００）面を主面とするシリコン基板（不図示）上に形成されたシリコン酸化膜４０１と、シリコン酸化膜４０１上に形成されたシリコン層（半導体層）４０２とを有するＳＯＩ基板を準備する。続いて、このＳＯＩ基板上に、例えばhigh-k材料からなり、後に第１のゲート絶縁膜として機能する第１のＨＫ絶縁膜４０３と、第１金属膜とを公知の方法で順次形成する。次に、第１金属膜を選択的にエッチングして、第１の金属膜の一部で構成されたトランジスタ用の活性領域パターン４０４を形成する。ここで、シリコン層４０２の厚みは３０ｎｍ〜１００ｎｍ程度が望ましく、第１のＨＫ絶縁膜４０３が、例えば酸化ハフニウム（ＨｆＯ等）で構成された場合の厚みは２ｎｍ〜３ｎｍ程度が望ましい。また、第１の金属膜は例えばＴｉＮで構成され、その厚みは１０ｎｍ以上３０ｎｍ以下程度が望ましい。
【００５４】
次に、図４（ｂ）に示すように、活性領域パターン４０４をマスクとして第１のＨＫ絶縁膜４０３及びシリコン層４０２のエッチングを行い、第１のゲート絶縁膜４０３ａと、直方体等、凸状（Ｆｉｎ状）のトランジスタ活性領域４０５を形成する。トランジスタ活性領域４０５のＨはシリコン層４０２の厚みと同じである。次に、トランジスタ活性領域４０５上にフォトリソグラフィー工程により形成したレジストパターンを用いて不純物のイオン注入を行い、ｎ型領域及びｐ型領域を形成する（不図示）。ｎチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域４０５の平面外形における長辺方向の中央部をｐ型領域とし、残りをｎ型領域とする。ｐチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｎ型領域とし、残りをｐ型領域とする。
【００５５】
次に、図４（ｃ）に示すように、ＳＯＩ基板の上面上、トランジスタ活性領域１０４の側面上、第１のゲート絶縁膜４０３ａの側面上、活性領域パターン４０４の側面上及び上面上に第２のＨＫ絶縁膜４０７、第２の金属膜４０８を順次形成する。第２のＨＫ絶縁膜４０７としては、例えば厚さ１．０ｎｍ以上３．０ｎｍ以下程度の酸化ハフニウム膜を用い、第２の金属膜４０８としては、例えば厚さが１５ｎｍ以上３０ｎｍ以下程度のＴａＮ膜などを用いることができる。
【００５６】
次に、図４（ｄ）に示すように、第２の金属膜４０８上にゲート電極形成用パターン４０９を形成する。
【００５７】
次に、図５（ａ）に示すように、ゲート電極形成用パターン４０９をマスクとして第２の金属膜４０８と第２のＨＫ絶縁膜４０７のエッチングを行った後、ゲート電極形成用パターン４０９を除去する。これにより、第２のゲート絶縁膜４０７ａを間に挟んでシリコン酸化膜４０１上、トランジスタ活性領域４０５の側面上、第１のゲート絶縁膜４０３ａの側面上、活性領域パターン４０４の側面上及び上面上に第２のゲート電極５０３を形成する。第２のゲート電極５０３は、基板上方から見てトランジスタ活性領域４０５と交差しており、図５（ａ）右図において、トランジスタ活性領域４０５の短辺方向に延びている。また、本工程では、第２のゲート電極５０３の両側方に位置するトランジスタ活性領域４０５上の活性領域パターン４０４、第１のゲート絶縁膜４０３ａの一部もエッチングにより除去する。これにより、活性領域パターン（第１の金属膜）４０４の一部からなる第１のゲート電極６０２が形成される。
【００５８】
その後、図５（ｂ）に示すように、ゲート電極形成用パターン４０９を除去する。
【００５９】
次に、図５（ｃ）、（ｄ）に示すように、ＳＯＩ基板上面及び第２のゲート電極５０３の上面に有機系絶縁膜５０４を塗布した後、ＣＭＰによる有機系絶縁膜５０４の平坦化を行うとともに、第２のゲート電極５０３、第２のゲート絶縁膜４０７ａの一部を除去し、第１のゲート電極６０２の上面を露出させる。本工程により、トランジスタ活性領域４０５の両側方に第２のゲート電極５０３が残る。なお、本工程ではＣＭＰに代えて有機系絶縁膜５０４のエッチバックを行い、これと併せて第２のゲート電極５０３及び第２のゲート絶縁膜４０７ａのうちトランジスタ活性領域４０５の上方に形成された部分を除去してもよい。また、第１のゲート電極６０２を一部エッチングして第１のゲート電極６０２の膜厚を適当な値に調節してもよい。
【００６０】
次に、図６（ａ）に示すように、有機系絶縁膜５０４を除去することで、本実施形態の半導体装置が作製できる。ここで、トランジスタ活性領域４０５のうちゲート電極３５０の両側方に位置する領域は、トランジスタのソース／ドレイン領域６０４、６０５となっている。また、第１のゲート電極６０２と第２のゲート電極５０３とは、第２のＨＫ絶縁膜４０７により絶縁されている。なお、以下では第１のゲート電極６０２と第２のゲート電極５０３とを合わせて「ゲート電極６１０」と表記し、第１のゲート絶縁膜４０３ａと第２のゲート絶縁膜４０７ａとを合わせて「ゲート絶縁膜６１５」と表記するものとする。
【００６１】
次に、基板（作製中の半導体装置）の上面上にポリシリコン膜を形成した後、第２のゲート電極形成パターンを形成し、これをマスクとして用いてポリシリコンからなるゲート電極を形成してもよい。
【００６２】
図６（ｂ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合の斜視図である。なお、図６（ｂ）中では、本実施形態の半導体装置の形状を理解しやすくするため、第１のゲート絶縁膜４０３ａ、第２のゲート絶縁膜４０７ａは示していない。
【００６３】
図６（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、例えばＳＯＩ基板の上面（シリコン酸化膜４０１上）に形成されたＦｉｎ状のトランジスタ活性領域４０５と、シリコン酸化膜４０１の上面上、トランジスタ活性領域４０５の側面上及び上面上に、間にゲート絶縁膜６１５を挟むように設けられたゲート電極６１０と、トランジスタ活性領域４０５のうち、ゲート電極６１０の両側方に位置する領域に形成されたソース／ドレイン領域６０４、６０５とを備えている。トランジスタ活性領域４０５のゲート幅方向の両側面はシリコンの（１１０）面となっており、トランジスタ活性領域４０５の上面はシリコンの（１００）面となっている。
【００６４】
ゲート絶縁膜６１５は、上述のように、第１のゲート絶縁膜４０３ａと第２のゲート絶縁膜４０７ａとを有している。ゲート電極６１０は、トランジスタ活性領域４０５上に、間に第１のゲート絶縁膜４０３ａを挟むように設けられた第１のゲート電極６０２と、トランジスタ活性領域４０５の両側面上に、間に第２のゲート絶縁膜４０７ａを挟むように設けられた第２のゲート電極５０３とを有している。第１のゲート電極６０２と第２のゲート電極５０３とは共に金属または金属化合物で構成されている。ただし、第１のゲート電極６０２と第２のゲート電極５０３とは異なる導電体材料で構成されていればよく、一方がポリシリコン又はポリシリコンと金属との積層膜で構成され、他方が金属又は金属化合物で構成されていてもよい。本実施形態のＦｉｎトランジスタでは、トランジスタ活性領域４０５のうちゲート電極６１０に囲まれた部分の両側面近傍と、上面近傍とにそれぞれチャネルが形成される。
【００６５】
本実施形態の半導体装置の製造方法によれば、Ｆｉｎトランジスタにおいて、トランジスタ活性領域４０５の上方に設けられた第１のゲート電極６０２の厚みと、トランジスタ活性領域４０５の側方に設けられた第２のゲート電極５０３の厚みとを別々に設定することができる。また、第１のゲート電極６０２と第２のゲート電極５０３の構成材料を互いに異なる材料とすることも可能となる。このように、金属材料や厚みを変えることで、第１のゲート電極６０２と第２のゲート電極５０３の実効仕事関数を変えることが可能となり、トランジスタ活性領域４０５の上面近傍に形成されるチャネルとトランジスタ活性領域４０５の側面近傍に形成されるチャネルとに電流を流すための閾値をそれぞれ別個に設定することが可能となる。そのため、両閾値をそれぞれ最適な値に設定することが可能となる。
【００６６】
さらに、第１のゲート電極６０２と第２のゲート電極５０３とが第２のゲート絶縁膜４０７ａにより絶縁されているため、両ゲート電極に別個に電圧を印加することが可能である。このため、本実施形態の半導体装置では、トランジスタの閾値を変えることと同等以上に自由度の高い電流制御が可能となる。また、Ｆｉｎトランジスタを新しい動作モードで駆動することが可能となる。
【００６７】
なお、本実施形態では、トランジスタのチャネルに歪みを与えるためのストレス膜をトランジスタ上に設ける技術や、ＳｉＧｅでソース・ドレイン領域を形成し、チャネルに歪みを与える技術などの歪技術と本実施形態の技術と組み合わせた方法については説明していないが、歪技術による移動度変調とゲート構造による実効仕事関数の変調は独立に制御可能なため、歪技術と組合せることは可能である。
【００６８】
なお、本実施形態の製造方法は、Ｆｉｎトランジスタがｐチャネル型であってもｎチャネル型であっても適用できる。
【００６９】
また、本実施形態の製造方法において、図４（ｂ）に示す工程で、ｐチャネル型トランジスタ用のトランジスタ活性領域４０５とｎチャネル型トランジスタ用のトランジスタ活性領域４０５とを同時に形成することができる。その後、各導電型のトランジスタに適した構成を有するゲート電極を形成することができるため、複雑な工程を経ずにＣＭＯＳトランジスタを作製することができる。特に、本実施形態の製造方法によれば、第１のゲート電極６０２と第２のゲート電極５０３とを適切な形状とすることでトランジスタ閾値をトランジスタの導電型に応じた最適な値に設定することが可能となるので、ｎチャネル型トランジスタとｐチャネル型トランジスタの性能を同等程度に揃えることができる。そのため、レイアウト等の制約を設けることなくＦｉｎトランジスタで構成されたＣＭＯＳトランジスタを容易に作製することが可能となる。
【００７０】
なお、以上で説明した第１及び第２の実施形態に係る半導体装置では、トランジスタ活性領域１０４、４０５が、上面及び側面とは面方位が異なる斜面等をさらに有していてもよく、ゲート電極がこの斜面上にさらに設けられていてもよい。
【００７１】
なお、以上で説明したのは本発明の実施形態の一例であって、各部材の材料やサイズ等は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で半導体装置の構成や製造方法を変更してもよい。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明は、Ｆｉｎトランジスタを有する半導体装置の特性向上ならびに製造工程改善に有用である。
【符号の説明】
【００７３】
１０１ シリコン酸化膜
１０２、４０２ シリコン層
１０３、４０４ 活性領域パターン
１０４、４０５ トランジスタ活性領域
１０５ ＨＫ絶縁膜
１０５ａ、６１５ ゲート絶縁膜
１０６ 金属膜
１０６ａ 下部ゲート電極
２０１、５０４ 有機系絶縁膜
２０３ ポリシリコン膜
３０１、４０９ ゲート電極形成用パターン
３０３ 上部ゲート電極
３０４、３０５、６０４、６０５ ソース／ドレイン領域
３０６ 上面部ゲート電極
３０７ 側面部ゲート電極
３５０、６１０ ゲート電極
４０１ シリコン酸化膜
４０２ シリコン層
４０３ａ 第１のゲート絶縁膜
４０３ 第１のＨＫ絶縁膜
４０７ 第２のＨＫ絶縁膜
４０７ａ 第２のゲート絶縁膜
４０８ 第２の金属膜
５０３ 第２のゲート電極
６０２ 第１のゲート電極
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に立体型トランジスタに対し最適なゲート電極を形成する方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化のためのトランジスタサイズの微細化、特にゲート長の短縮が図られている。しかしながら、従来用いられている平面型トランジスタでは、ゲート長の短縮に伴い、トランジスタ動作オフ時のソース・ドレイン間電流の増大（ショートチャネル効果）が顕著となり、素子として機能しなくなる。この課題を解決するため、立体型トランジスタが提案されている。
【０００３】
以下、図７及び図８を参照しながら、立体型トランジスタの製造方法について説明する。なお、ここではシリコンからなる半導体基板上に形成された酸化膜上にシリコン層を有する基板（Silicon on Insulator:以下「ＳＯＩ基板」と呼ぶ）を用いた場合について述べる。
【０００４】
図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【０００５】
まず、図７（ａ）に示すように、シリコン基板（不図示）上に形成されたシリコン酸化膜７０１及びシリコン層７０２を有するＳＯＩ基板上に、トランジスタ活性領域パターン７０３を形成する。
【０００６】
次に、図７（ｂ）に示すように、トランジスタ活性領域パターン７０３をマスクとしてシリコン層７０２のエッチングを行う。
【０００７】
次に、図７（ｃ）に示すように、トランジスタ活性領域パターン７０３を除去し、トランジスタ活性領域７０４を形成する。続いて、フォトリソグラフィー工程により形成されたレジストパターンをマスクとしてイオン注入を行い、トランジスタ活性領域７０４の一部に、ｎ型領域及びｐ型領域を形成する（不図示）。
【０００８】
次に、図７（ｄ）に示すように、ゲート絶縁膜として機能する絶縁膜７０５と、ゲート電極となる金属膜７０６とを順次堆積する。
【０００９】
次に、図８（ａ）に示すように、金属膜７０６上に、フォトリソグラフィー工程により形成されたゲート電極形成用パターン８０１を形成する。次いで、図８（ｂ）に示すように、ゲート形成用パターン８０１を用いて金属膜７０６をエッチングし、ゲート領域にゲート電極８０４を形成する。
【００１０】
次に、図８（ｃ）に示すように、ゲート電極形成用パターン８０１を除去する。ここで、トランジスタ活性領域７０４のうちの領域８０５、８０６は、トランジスタのソース領域・ドレイン領域となる。
【００１１】
図８（ｄ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合のイメージ図を示す。なお、図８（ｄ）ではゲート絶縁膜は図示を省略している。このような立体トランジスタは、一般的にＦｉｎトランジスタと呼ばれる。以下では、図８（ｄ）中に示したようにＦｉｎ状のトランジスタ活性領域７０４の上面部の活性層領域幅をＷ、トランジスタ活性領域７０４の側面部の高さをＨとする。また、例えば、（１００）の面方位を持ったＳＯＩ基板上にＦｉｎトランジスタを形成した場合、トランジスタ活性領域７０４の側面部の面方位は（１１０）となる。つまり、トランジスタ活性領域７０４が（１００）と（１１０）の二つの面方位を持つこととなる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】K. Shin, et al. “Dual Stress Capping Layer Enhancement Study for Hybrid Orientation FinFET CMOS Technology”, IEDM2005
【発明の概要】
【発明が解決しようとする課題】
【００１３】
半導体では、結晶面方位によりバンド構造が異なるため、電子移動度及び正孔移動度が面方位により異なる。例えば、シリコンでの電子移動度は、（１００）面が最も大きく、（１１０）面が最も小さい。一方、正孔移動度は、（１１０）面が最も大きく、（１００）面が最も小さい。つまり、Ｆｉｎトランジスタでは、トランジスタ活性領域が（１００）面と（１１０）面の両方からゲート電極による制御を受けるため、ｎチャネル型トランジスタとｐチャネル型トランジスタとで望ましい形状が異なる。ｎチャネル型トランジスタでは、Ｗ＞Ｈが望ましく、ｐチャネル型トランジスタでは、Ｈ＞Ｗが望ましい。
【００１４】
しかしながら、Ｆｉｎトランジスタを用いてＣＭＯＳ（Complementary Metal Oxide Semiconductor）を構成する場合、ＷとＨがそれぞれ異なる２種類のトランジスタを同一のＳＯＩ基板上に設けることは困難である。
【００１５】
また、近年トランジスタのチャネルに応力を与えることでチャネルにおける移動度を向上させ、トランジスタの性能を向上させる、いわゆる歪技術が実用化されている。この歪技術におけるチャネルの移動度にも結晶面方位が大きく影響する。例えば、チャネル領域における（１００）面ではｎチャネル型トランジスタに最適な応力の方向は引張方向であり、ｐチャネル型トランジスタに最適な応力の方向は圧縮方向である。これに対し、チャネル領域における（１１０）面では印加される応力の望ましい方向は（１００）面の場合と同じであるが、移動度の向上効果が異なる。従って、歪技術を適用してトランジスタの性能向上を図る場合も、Ｆｉｎトランジスタを用いてＣＭＯＳを構成する際に、ｎチャネル型トランジスタとｐチャネル型トランジスタの両方に最適な構造を同時に形成することが困難である。
【００１６】
前記に鑑み、本発明は、導電型に応じて容易に構成を変えることが可能なＦｉｎトランジスタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
前記の目的を達成するため、本発明の半導体装置は、基板と、前記基板上に設けられた凸状の半導体からなるトランジスタ活性領域と、前記トランジスタ活性領域の側面及び上面の一部上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート電極とを備え、前記ゲート電極のうち、前記トランジスタ活性領域の側面上に設けられた部分の構成と前記トランジスタ活性領域の上面上に設けられた部分の構成とは互いに異なっている。
【００１８】
トランジスタ活性領域の上面と側面とでは半導体結晶の面方位が互いに異なっており、トランジスタ活性領域の上面近傍、側面近傍にはそれぞれチャネルが形成される。上述の構成によれば、ゲート電極のうち、トランジスタ活性領域の側方に設けられた部分の構成と、トランジスタ活性領域の上方に設けられた部分の構成とが異なっているので、ゲート電極の構成をトランジスタ活性領域の上方に形成された部分とトランジスタ活性領域の側方に形成された部分とで適切に設定することで、両部分の実効仕事関数を互いに異なる値にすることができる。このため、トランジスタ活性領域の高さや幅を変更することなく当該ゲート電極を有するトランジスタの閾値を変更することができる。従って、ｎチャネル型トランジスタとｐチャネル型トランジスタを基板上に形成する場合、両トランジスタのトランジスタ活性領域の高さ及び幅を等しくしつつ、両トランジスタの性能を同等程度に揃えることができる。
【００１９】
例えば、前記ゲート電極は、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた第２のゲート電極とを有しており、前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚と、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚とは互いに異なっていてもよい。
【００２０】
より詳しくは、前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚は、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚よりも小さくてもよい。
【００２１】
前記第１のゲート電極の構成材料は金属材料又は金属化合物であり、前記第２のゲート電極の構成材料はポリシリコンであってもよい。
【００２２】
前記第１のゲート電極と前記第２のゲート電極とは前記第２のゲート絶縁膜により電気的に分離され、且つ前記第１のゲート電極と前記第２のゲート電極には、互いに独立したゲート電圧が印加されてもよい。
【００２３】
本発明の半導体装置の第１の製造方法は、上部に半導体層を有する基板の前記半導体層上に第１のパターンを形成する工程（ａ）と、前記第１のパターンをマスクとして前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域を形成する工程（ｂ）と、前記トランジスタ活性領域を含む前記基板上に第１の絶縁膜及び金属膜を順次形成する工程（ｃ）と、前記金属膜のうち前記トランジスタ活性領域の上方に設けられた部分を薄膜化する工程（ｄ）と、前記工程（ｄ）の後、前記トランジスタ活性領域の上方に、前記トランジスタ活性領域を跨ぐように第２のパターンを形成する工程（ｅ）と、前記第２のパターンをマスクとして少なくとも前記金属膜及び前記第１の絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上及び上面上に設けられ、前記第１の絶縁膜の一部からなるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記トランジスタ形成領域の上方に設けられた部分の膜厚が前記トランジスタ形成領域の側方に設けられた部分の膜厚よりも小さく、前記金属膜の一部からなる第１のゲート電極とを形成する工程（ｆ）とを備えている。
【００２４】
この方法によれば、工程（ｄ）で金属膜のうちトランジスタ活性領域の上方に設けられた部分を薄膜化するので、第１のゲート電極のうちトランジスタ活性領域の上方に形成された部分の膜厚を適切な値に調節することが可能となる。これにより、トランジスタ活性領域の高さや幅を変更することなくｎチャネル型トランジスタとｐチャネル型トランジスタの特性を調節し、揃えることができる。
【００２５】
本発明の半導体装置の第２の製造方法は、上部に半導体層を有する基板の前記半導体層上に第１の絶縁膜と第１の金属膜とを順次形成した後、前記第１の金属膜をパターニングする工程（ａ）と、前記第１の金属膜をマスクとして前記第１の絶縁膜と前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域と、前記トランジスタ活性領域と前記第１の金属膜との間に挟まれ、前記第１の絶縁膜の一部からなる第１のゲート絶縁膜とを形成する工程（ｂ）と、前記トランジスタ活性領域を含む前記基板上、前記第１の金属膜の側面上及び上面上に第２の絶縁膜と第２の金属膜とを順次形成する工程（ｃ）と、前記第２の金属膜の上に、前記トランジスタ活性領域を跨ぐ第１のゲート電極形成用パターンを形成する工程（ｄ）と、前記第１のゲート電極形成用パターンをマスクとして前記第２の金属膜、前記第２の絶縁膜、前記第１の金属膜、及び前記第１のゲート絶縁膜をエッチングし、前記トランジスタ形成領域の側面の一部上、前記第１の金属膜の側面及び上面の一部上に設けられ、前記第２の絶縁膜の一部からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成され、前記第２の金属膜からなる第２のゲート電極と、側面と上面が前記第２のゲート絶縁膜を挟んで前記第２のゲート電極に囲まれ、前記第１の金属膜の一部からなる第１のゲート電極とを形成する工程（ｅ）と、前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分を除去し、前記第２のゲート電極を前記トランジスタ活性領域及び前記第１のゲート電極の側方に残す工程（ｆ）とを備えている。
【００２６】
この方法によれば、トランジスタ活性領域の上方に位置する第１のゲート電極と、トランジスタ活性領域の側方に位置し、第１のゲート電極と電気的に絶縁された第２のゲート電極とを形成することができる。そのため、第１のゲート電極と第２のゲート電極の材料や膜厚などをトランジスタに適したものとすることができる。また、第１のゲート電極と第２のゲート電極とに個別にゲート電圧を印加してトランジスタの閾値を制御することも可能となる。
【００２７】
なお、基板は半導体基板でもよいが、いわゆるＳＯＩ基板を用いることが好ましい。
【発明の効果】
【００２８】
本発明に係る半導体装置及びその製造方法によると、いわゆるＦｉｎトランジスタのゲート電極の構成を、上面部と側面部とで異なる構成とすることにより、トランジスタ活性領域の高さや幅を変更することなく、チャネルにおける移動度やゲート電極の実効仕事関数を変更することができる。
【図面の簡単な説明】
【００２９】
【図１】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図６】（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。
【図７】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【図８】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００３０】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３１】
図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す図である。図１（ａ）〜（ｄ）、図２（ａ）〜（ｄ）、及び図３（ａ）〜（ｃ）において左図は半導体装置の断面を示し、右図は基板上方から見た場合の半導体装置の平面図を示す。なお、図１（ｄ）の平面図においては、構造が理解しやすいように、実際には見えていないトランジスタ活性領域１０４の形状を点線で示している。
【００３２】
まず、図１（ａ）に示すように、（１００）面を主面とするシリコン基板（不図示）上に形成されたシリコン酸化膜（絶縁膜）１０１と、シリコン酸化膜１０１上に形成されたシリコン層（半導体層）１０２とを有するＳＯＩ基板を準備する。続いて、このＳＯＩ基板の所定領域上に、トランジスタ用の活性領域パターン（第１のパターン）１０３を形成する。ここで、Ｆｉｎトランジスタにおいて活性領域の高さＨとなるシリコン層１０２の厚みは、３０ｎｍ〜１００ｎｍ程度が望ましい。
【００３３】
次に、図１（ｂ）、（ｃ）に示すように、活性領域パターン１０３をマスクとしてシリコン層１０２のエッチングを行った後、活性領域パターン１０３を除去する。これにより、シリコン等の半導体からなるトランジスタ活性領域１０４が形成される。このトランジスタ活性領域１０４は直方体等の凸状（Ｆｉｎ状）であり、右図（平面図）において例えば横方向（トランジスタのゲート幅方向）よりも縦方向（トランジスタのゲート長方向）の長さが長い長方形の平面形状を有している。次に、トランジスタ活性領域１０４上にフォトリソグラフィー工程により形成したレジストパターンを用いて不純物のイオン注入を行い、ｎ型領域及びｐ型領域を形成する（不図示）。ｎチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｐ型領域とし、残りをｎ型領域とする。ｐチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｎ型領域とし、残りをｐ型領域とする。本実施形態ではｐチャネル型のＦｉｎトランジスタを作製する例を示す。
【００３４】
次に、図１（ｄ）に示すように、high−k材料を含み、ゲート絶縁膜として機能するＨＫ絶縁膜（第１の絶縁膜）１０５と、ゲート電極となる金属膜１０６とをシリコン酸化膜１０１上と、トランジスタ活性領域１０４の側面及び上面上とに順次形成する。ＨＫ絶縁膜１０５としては、例えば厚さ１．０ｎｍ〜３．０ｎｍ程度の酸化ハフニウム膜（例えばＨｆＯ）等が用いられ、金属膜１０６としては、例えば窒化チタン（ＴｉＮ）膜や窒化タンタル（ＴａＮ）膜、あるいはそれらの積層膜などであって、厚みが１５ｎｍ〜３０ｎｍのものが好ましく用いられる。
【００３５】
次に、図２（ａ）に示すように、ＳＯＩ基板の上面（金属膜１０６の上面）に有機系絶縁膜（第２の絶縁膜）２０１を塗布する。その後、図２（ｂ）に示すように、化学機械研磨（ＣＭＰ）によって有機系絶縁膜２０１の平坦化を行うとともに、有機系絶縁膜２０１のうちトランジスタ活性領域１０４上に形成された部分の研磨を行う。この研磨により、金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みがトランジスタ活性領域１０４の側面上に形成された部分の厚みよりも小さくなる。例えば、金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みは５ｎｍ以上１０ｎｍ以下程度であり、トランジスタ活性領域１０４の側面上に形成された部分の厚みは２０ｎｍ以上３０ｎｍ以下程度であると好ましい。なお、本工程で、化学機械研磨に代えて有機系絶縁膜２０１の全面エッチバックを行い、併せて金属膜１０６のうちトランジスタ活性領域１０４の上面上に形成された部分の厚みを薄く（薄膜化）してもよい。
【００３６】
次に、図２（ｃ）、（ｄ）に示すように、有機系絶縁膜２０１を除去した後、ＳＯＩ基板の全面上（金属膜１０６の上面上）に、膜厚が６０ｎｍ〜１００ｎｍ程度のポリシリコン膜（導電膜）２０３を形成する。
【００３７】
次に、図３（ａ）に示すように、フォトリソグラフィー工程により、ゲート電極形成用パターン（第２のパターン）３０１を、トランジスタ活性領域１０４を跨ぐようにポリシリコン膜２０３上に形成する。このゲート電極形成用パターン３０１は、基板上方から見てトランジスタ活性領域１０４と交差しており、図３（ａ）右図において、トランジスタ活性領域１０４の短辺方向に延びている。
【００３８】
次に、図３（ｂ）に示すように、ゲート電極形成用パターン３０１をマスクとして、ポリシリコン膜２０３、金属膜１０６及びＨＫ絶縁膜１０５のエッチングを行う。これにより、トランジスタ活性領域１０４の一部の側面上及び上面上に、ＨＫ絶縁膜１０５の一部で構成されたゲート絶縁膜１０５ａと、ゲート電極３５０とが形成される。ここで、ゲート電極３５０は、金属膜１０６の一部で構成された下部ゲート電極（第１のゲート電極）１０６ａと、下部ゲート電極１０６ａ上に位置し、ポリシリコン膜２０３の一部で構成された上部ゲート電極（第２のゲート電極）３０３とで構成される。ゲート電極３５０は、基板上方から見てトランジスタ活性領域１０４と交差しており、図３（ｂ）右図において、トランジスタ活性領域１０４の短辺方向に延びている。
【００３９】
次に、図３（ｃ）に示すように、ゲート電極形成用パターン３０１を除去する。ここで、トランジスタ活性領域１０４のうちゲート電極３５０の両側方に位置する領域は、トランジスタのソース／ドレイン領域３０４、３０５となっている。
【００４０】
図３（ｄ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合の斜視図である。なお、図３（ｄ）中では、本実施形態の半導体装置の形状を理解しやすくするため、上部ゲート電極３０３及びゲート絶縁膜１０５ａは示していない。
【００４１】
図３（ｃ）、（ｄ）に示すように、本実施形態の半導体装置は、例えばＳＯＩ基板の上面（シリコン酸化膜１０１上）に形成されたＦｉｎ状のトランジスタ活性領域１０４と、シリコン酸化膜１０１の上面上、トランジスタ活性領域１０４の側面上及び上面上に、間にゲート絶縁膜１０５ａを挟むように設けられたゲート電極３５０と、トランジスタ活性領域１０４のうち、ゲート電極３５０の両側方に位置する領域に形成されたソース／ドレイン領域３０４、３０５とを備えている。トランジスタ活性領域１０４のゲート幅方向（ＳＯＩ基板上方から見てゲート電極３５０が延びる方向）の両側面はシリコンの（１１０）面となっており、トランジスタ活性領域１０４の上面はシリコンの（１００）面となっている。トランジスタ活性領域１０４のうちゲート電極３５０に囲まれた部分の両側面近傍と、上面近傍とにはそれぞれチャネルが形成される。ゲート電極３５０は、金属または金属化合物からなる下部ゲート電極１０６ａと、下部ゲート電極１０６ａ上に設けられ、ポリシリコン等からなる上部ゲート電極３０３とで構成されている。
【００４２】
また、本実施形態の半導体装置では、トランジスタ活性領域１０４の上方におけるゲート電極３５０の構造とトランジスタ活性領域１０４の側方におけるゲート電極３５０の構造とは異なっている。具体的には、Ｆｉｎトランジスタにおいて、下部ゲート電極１０６ａのうち、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の上面上に形成された部分（上面部ゲート電極３０６）の膜厚が、下部ゲート電極１０６ａのうち、ゲート絶縁膜１０５ａを間に挟んでトランジスタ活性領域１０４の側面上に形成された部分（側面部ゲート電極３０７）の膜厚よりも小さくなっている。
【００４３】
ポリシリコン／金属積層構造（ＭＩＰＳ構造）を有するゲート電極では、以下に説明するように、金属で構成された下部ゲート電極１０６ａの膜厚を変えることで、トランジスタ活性領域１０４の高さＨや幅Ｗを変えずにゲート電極の実効仕事関数を変更することができる。
【００４４】
ＭＩＰＳ構造を有するゲート電極を備えたＭＯＳトランジスタでは、金属膜−ポリシリコン界面付近に形成される電荷によってリモートクーロン散乱が生じる。用いられる金属膜とゲート絶縁膜の種類によっては、リモートクーロン散乱を起こす固定電荷は、ゲート絶縁膜と金属膜との界面や、ゲート絶縁膜中である場合に生じる場合もある。チャネルの移動度はこのリモートクーロン散乱によって変調される。この変調の大きさは、金属膜−ポリシリコン界面とゲート絶縁膜との距離、つまり金属膜厚に反比例する。従って、金属膜（本実施形態の半導体装置での下部ゲート電極１０６ａ）の厚さを薄くすることで、チャネルにおける正孔の移動度を向上させることが可能となる。一方、ｎチャネル型のＦｉｎトランジスタでは、金属膜の厚さを薄くしても、チャネルにおける電子の移動度は向上しないが、固定電荷により電子は走行しやすくなる。
【００４５】
トランジスタ活性領域１０４の上面である（１００）面は、正孔移動度が（１１０）面に比べて低いが、上面部ゲート電極３０６の厚みを薄くした状態で負の電荷を金属膜-ポリシリコン界面に生じさせることで、移動度の向上を図ることが可能となる。従って、本実施形態によればｐチャネル型のＦｉｎトランジスタのトランジスタ活性領域の高さＨと幅Ｗを、ｎチャネル型のＦｉｎトランジスタにとって最適な値に設定した場合であっても、ｐ型トランジスタ特性を向上させることが可能となる。
【００４６】
特に、本実施形態の半導体装置の製造方法においては、図２（ｂ）に示す工程で金属膜１０６の研磨量を調節することでチャネルにおける移動度を任意に調節できる。また、ＭＩＰＳ構造では金属膜厚により実効仕事関数が変化するので、各基板面方位でトランジスタの閾値電圧を任意に調節することができる。
【００４７】
本実施形態の製造方法においては、図１（ｂ）、（ｃ）に示す工程で、ｐチャネル型トランジスタ用のトランジスタ活性領域１０４と同じサイズのｎチャネル型トランジスタ用のトランジスタ活性領域を、ｐチャネル型トランジスタ用のトランジスタ活性領域１０４と同時に形成することができる。その後、ｎチャネル型トランジスタに適したゲート電極を形成することで、複雑な工程を経ずにｎチャネル型トランジスタとｐチャネル型トランジスタの性能を同等程度に揃えることができる。そのため、レイアウト等の制約を設けることなくＦｉｎトランジスタで構成されたＣＭＯＳトランジスタを作製することが可能となる。
【００４８】
なお、本実施形態では、トランジスタのチャネルに歪みを与えるためのストレス膜をトランジスタ上に設ける技術や、ＳｉＧｅでソース・ドレイン領域を形成し、チャネルに歪みを与える技術などの歪技術と本実施形態の技術と組み合わせた方法については説明していないが、歪技術による移動度変調とゲート構造による実効仕事関数の変調は独立に制御可能なため、歪技術と組合せることは可能である。すなわち、本実施形態の方法と歪技術とを組み合わせることで、トランジスタの移動度をさらに向上させることが可能である。
【００４９】
なお、以上では（１００）面を主面とするシリコン基板を含むＳＯＩ基板上にＦｉｎトランジスタを設ける例を説明したが、（１１０）面や（１１１）面など他の結晶面を主面とするシリコン基板を用いる場合でも、本実施形態の方法によりｎチャネル型とｐチャネル型のＦｉｎトランジスタの性能を容易に揃えることが可能である。
【００５０】
また、上部にシリコン層を有するＳＯＩ基板に代えて一般的なシリコン基板（バルクシリコン基板）を用いた場合でも本実施形態の方法によれば上述の効果を得ることができる。
【００５１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図４、図５及び図６を参照しながら説明する。
【００５２】
図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、及び図６（ａ）、（ｂ）は、第２の実施形態に係る半導体装置の製造方法を示す図である。図４（ａ）〜（ｄ）、図５（ａ）〜（ｄ）、及び図６（ａ）において左図は半導体装置の断面を示し、右図は基板上方から見た場合の半導体装置の平面図を示す。なお、図４（ｃ）の平面図においては、構造が理解しやすいように、実際には見えていないトランジスタ活性領域４０５の形状を点線で示している。
【００５３】
まず、図４（ａ）に示すように、（１００）面を主面とするシリコン基板（不図示）上に形成されたシリコン酸化膜４０１と、シリコン酸化膜４０１上に形成されたシリコン層（半導体層）４０２とを有するＳＯＩ基板を準備する。続いて、このＳＯＩ基板上に、例えばhigh-k材料からなり、後に第１のゲート絶縁膜として機能する第１のＨＫ絶縁膜４０３と、第１金属膜とを公知の方法で順次形成する。次に、第１金属膜を選択的にエッチングして、第１の金属膜の一部で構成されたトランジスタ用の活性領域パターン４０４を形成する。ここで、シリコン層４０２の厚みは３０ｎｍ〜１００ｎｍ程度が望ましく、第１のＨＫ絶縁膜４０３が、例えば酸化ハフニウム（ＨｆＯ等）で構成された場合の厚みは２ｎｍ〜３ｎｍ程度が望ましい。また、第１の金属膜は例えばＴｉＮで構成され、その厚みは１０ｎｍ以上３０ｎｍ以下程度が望ましい。
【００５４】
次に、図４（ｂ）に示すように、活性領域パターン４０４をマスクとして第１のＨＫ絶縁膜４０３及びシリコン層４０２のエッチングを行い、第１のゲート絶縁膜４０３ａと、直方体等、凸状（Ｆｉｎ状）のトランジスタ活性領域４０５を形成する。トランジスタ活性領域４０５のＨはシリコン層４０２の厚みと同じである。次に、トランジスタ活性領域４０５上にフォトリソグラフィー工程により形成したレジストパターンを用いて不純物のイオン注入を行い、ｎ型領域及びｐ型領域を形成する（不図示）。ｎチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域４０５の平面外形における長辺方向の中央部をｐ型領域とし、残りをｎ型領域とする。ｐチャネル型Ｆｉｎトランジスタを作製する場合には、トランジスタ活性領域１０４の平面外形における長辺方向の中央部をｎ型領域とし、残りをｐ型領域とする。
【００５５】
次に、図４（ｃ）に示すように、ＳＯＩ基板の上面上、トランジスタ活性領域１０４の側面上、第１のゲート絶縁膜４０３ａの側面上、活性領域パターン４０４の側面上及び上面上に第２のＨＫ絶縁膜４０７、第２の金属膜４０８を順次形成する。第２のＨＫ絶縁膜４０７としては、例えば厚さ１．０ｎｍ以上３．０ｎｍ以下程度の酸化ハフニウム膜を用い、第２の金属膜４０８としては、例えば厚さが１５ｎｍ以上３０ｎｍ以下程度のＴａＮ膜などを用いることができる。
【００５６】
次に、図４（ｄ）に示すように、第２の金属膜４０８上にゲート電極形成用パターン４０９を形成する。
【００５７】
次に、図５（ａ）に示すように、ゲート電極形成用パターン４０９をマスクとして第２の金属膜４０８と第２のＨＫ絶縁膜４０７のエッチングを行った後、ゲート電極形成用パターン４０９を除去する。これにより、第２のゲート絶縁膜４０７ａを間に挟んでシリコン酸化膜４０１上、トランジスタ活性領域４０５の側面上、第１のゲート絶縁膜４０３ａの側面上、活性領域パターン４０４の側面上及び上面上に第２のゲート電極５０３を形成する。第２のゲート電極５０３は、基板上方から見てトランジスタ活性領域４０５と交差しており、図５（ａ）右図において、トランジスタ活性領域４０５の短辺方向に延びている。また、本工程では、第２のゲート電極５０３の両側方に位置するトランジスタ活性領域４０５上の活性領域パターン４０４、第１のゲート絶縁膜４０３ａの一部もエッチングにより除去する。これにより、活性領域パターン（第１の金属膜）４０４の一部からなる第１のゲート電極６０２が形成される。
【００５８】
その後、図５（ｂ）に示すように、ゲート電極形成用パターン４０９を除去する。
【００５９】
次に、図５（ｃ）、（ｄ）に示すように、ＳＯＩ基板上面及び第２のゲート電極５０３の上面に有機系絶縁膜５０４を塗布した後、ＣＭＰによる有機系絶縁膜５０４の平坦化を行うとともに、第２のゲート電極５０３、第２のゲート絶縁膜４０７ａの一部を除去し、第１のゲート電極６０２の上面を露出させる。本工程により、トランジスタ活性領域４０５の両側方に第２のゲート電極５０３が残る。なお、本工程ではＣＭＰに代えて有機系絶縁膜５０４のエッチバックを行い、これと併せて第２のゲート電極５０３及び第２のゲート絶縁膜４０７ａのうちトランジスタ活性領域４０５の上方に形成された部分を除去してもよい。また、第１のゲート電極６０２を一部エッチングして第１のゲート電極６０２の膜厚を適当な値に調節してもよい。
【００６０】
次に、図６（ａ）に示すように、有機系絶縁膜５０４を除去することで、本実施形態の半導体装置が作製できる。ここで、トランジスタ活性領域４０５のうちゲート電極３５０の両側方に位置する領域は、トランジスタのソース／ドレイン領域６０４、６０５となっている。また、第１のゲート電極６０２と第２のゲート電極５０３とは、第２のＨＫ絶縁膜４０７により絶縁されている。なお、以下では第１のゲート電極６０２と第２のゲート電極５０３とを合わせて「ゲート電極６１０」と表記し、第１のゲート絶縁膜４０３ａと第２のゲート絶縁膜４０７ａとを合わせて「ゲート絶縁膜６１５」と表記するものとする。
【００６１】
次に、基板（作製中の半導体装置）の上面上にポリシリコン膜を形成した後、第２のゲート電極形成パターンを形成し、これをマスクとして用いてポリシリコンからなるゲート電極を形成してもよい。
【００６２】
図６（ｂ）は、上記製造工程により作製された立体トランジスタを斜め上から見た場合の斜視図である。なお、図６（ｂ）中では、本実施形態の半導体装置の形状を理解しやすくするため、第１のゲート絶縁膜４０３ａ、第２のゲート絶縁膜４０７ａは示していない。
【００６３】
図６（ａ）、（ｂ）に示すように、本実施形態の半導体装置は、例えばＳＯＩ基板の上面（シリコン酸化膜４０１上）に形成されたＦｉｎ状のトランジスタ活性領域４０５と、シリコン酸化膜４０１の上面上、トランジスタ活性領域４０５の側面上及び上面上に、間にゲート絶縁膜６１５を挟むように設けられたゲート電極６１０と、トランジスタ活性領域４０５のうち、ゲート電極６１０の両側方に位置する領域に形成されたソース／ドレイン領域６０４、６０５とを備えている。トランジスタ活性領域４０５のゲート幅方向の両側面はシリコンの（１１０）面となっており、トランジスタ活性領域４０５の上面はシリコンの（１００）面となっている。
【００６４】
ゲート絶縁膜６１５は、上述のように、第１のゲート絶縁膜４０３ａと第２のゲート絶縁膜４０７ａとを有している。ゲート電極６１０は、トランジスタ活性領域４０５上に、間に第１のゲート絶縁膜４０３ａを挟むように設けられた第１のゲート電極６０２と、トランジスタ活性領域４０５の両側面上に、間に第２のゲート絶縁膜４０７ａを挟むように設けられた第２のゲート電極５０３とを有している。第１のゲート電極６０２と第２のゲート電極５０３とは共に金属または金属化合物で構成されている。ただし、第１のゲート電極６０２と第２のゲート電極５０３とは異なる導電体材料で構成されていればよく、一方がポリシリコン又はポリシリコンと金属との積層膜で構成され、他方が金属又は金属化合物で構成されていてもよい。本実施形態のＦｉｎトランジスタでは、トランジスタ活性領域４０５のうちゲート電極６１０に囲まれた部分の両側面近傍と、上面近傍とにそれぞれチャネルが形成される。
【００６５】
本実施形態の半導体装置の製造方法によれば、Ｆｉｎトランジスタにおいて、トランジスタ活性領域４０５の上方に設けられた第１のゲート電極６０２の厚みと、トランジスタ活性領域４０５の側方に設けられた第２のゲート電極５０３の厚みとを別々に設定することができる。また、第１のゲート電極６０２と第２のゲート電極５０３の構成材料を互いに異なる材料とすることも可能となる。このように、金属材料や厚みを変えることで、第１のゲート電極６０２と第２のゲート電極５０３の実効仕事関数を変えることが可能となり、トランジスタ活性領域４０５の上面近傍に形成されるチャネルとトランジスタ活性領域４０５の側面近傍に形成されるチャネルとに電流を流すための閾値をそれぞれ別個に設定することが可能となる。そのため、両閾値をそれぞれ最適な値に設定することが可能となる。
【００６６】
さらに、第１のゲート電極６０２と第２のゲート電極５０３とが第２のゲート絶縁膜４０７ａにより絶縁されているため、両ゲート電極に別個に電圧を印加することが可能である。このため、本実施形態の半導体装置では、トランジスタの閾値を変えることと同等以上に自由度の高い電流制御が可能となる。また、Ｆｉｎトランジスタを新しい動作モードで駆動することが可能となる。
【００６７】
なお、本実施形態では、トランジスタのチャネルに歪みを与えるためのストレス膜をトランジスタ上に設ける技術や、ＳｉＧｅでソース・ドレイン領域を形成し、チャネルに歪みを与える技術などの歪技術と本実施形態の技術と組み合わせた方法については説明していないが、歪技術による移動度変調とゲート構造による実効仕事関数の変調は独立に制御可能なため、歪技術と組合せることは可能である。
【００６８】
なお、本実施形態の製造方法は、Ｆｉｎトランジスタがｐチャネル型であってもｎチャネル型であっても適用できる。
【００６９】
また、本実施形態の製造方法において、図４（ｂ）に示す工程で、ｐチャネル型トランジスタ用のトランジスタ活性領域４０５とｎチャネル型トランジスタ用のトランジスタ活性領域４０５とを同時に形成することができる。その後、各導電型のトランジスタに適した構成を有するゲート電極を形成することができるため、複雑な工程を経ずにＣＭＯＳトランジスタを作製することができる。特に、本実施形態の製造方法によれば、第１のゲート電極６０２と第２のゲート電極５０３とを適切な形状とすることでトランジスタ閾値をトランジスタの導電型に応じた最適な値に設定することが可能となるので、ｎチャネル型トランジスタとｐチャネル型トランジスタの性能を同等程度に揃えることができる。そのため、レイアウト等の制約を設けることなくＦｉｎトランジスタで構成されたＣＭＯＳトランジスタを容易に作製することが可能となる。
【００７０】
なお、以上で説明した第１及び第２の実施形態に係る半導体装置では、トランジスタ活性領域１０４、４０５が、上面及び側面とは面方位が異なる斜面等をさらに有していてもよく、ゲート電極がこの斜面上にさらに設けられていてもよい。
【００７１】
なお、以上で説明したのは本発明の実施形態の一例であって、各部材の材料やサイズ等は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で半導体装置の構成や製造方法を変更してもよい。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明は、Ｆｉｎトランジスタを有する半導体装置の特性向上ならびに製造工程改善に有用である。
【符号の説明】
【００７３】
１０１ シリコン酸化膜
１０２、４０２ シリコン層
１０３、４０４ 活性領域パターン
１０４、４０５ トランジスタ活性領域
１０５ ＨＫ絶縁膜
１０５ａ、６１５ ゲート絶縁膜
１０６ 金属膜
１０６ａ 下部ゲート電極
２０１、５０４ 有機系絶縁膜
２０３ ポリシリコン膜
３０１、４０９ ゲート電極形成用パターン
３０３ 上部ゲート電極
３０４、３０５、６０４、６０５ ソース／ドレイン領域
３０６ 上面部ゲート電極
３０７ 側面部ゲート電極
３５０、６１０ ゲート電極
４０１ シリコン酸化膜
４０２ シリコン層
４０３ａ 第１のゲート絶縁膜
４０３ 第１のＨＫ絶縁膜
４０７ 第２のＨＫ絶縁膜
４０７ａ 第２のゲート絶縁膜
４０８ 第２の金属膜
５０３ 第２のゲート電極
６０２ 第１のゲート電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられた凸状の半導体からなるトランジスタ活性領域と、
前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート電極とを備え、
前記ゲート電極のうち、前記トランジスタ活性領域の側面上に設けられた部分の構成と前記トランジスタ活性領域の上面上に設けられた部分の構成とは互いに異なっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた第２のゲート電極とを有しており、
前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚と、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚とは互いに異なっていること特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置おいて、
前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚は、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のゲート電極の構成材料は金属材料又は金属化合物であり、前記第２のゲート電極の構成材料はポリシリコンであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート電極は、間に前記ゲート絶縁膜を挟んで前記トランジスタ活性領域の上面上に設けられた第１のゲート電極と、間に前記ゲート絶縁膜を挟んで前記トランジスタ活性領域の側面上に設けられ、前記第１のゲート電極とは異なる材料で構成された第２のゲート電極とを有していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲート絶縁膜は、前記第１のゲート電極と前記トランジスタ活性領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記トランジスタ活性領域との間に設けられた第２のゲート絶縁膜とを有していることを特徴とする半導体装置。、
【請求項７】
請求項６に記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは互いに異なる材料で構成されていることを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは前記第２のゲート絶縁膜により電気的に分離され、且つ前記第１のゲート電極と前記第２のゲート電極には、互いに独立したゲート電圧が印加されることを特徴とする半導体装置。
【請求項９】
上部に半導体層を有する基板の前記半導体層上に第１のパターンを形成する工程（ａ）と、
前記第１のパターンをマスクとして前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域を形成する工程（ｂ）と、
前記トランジスタ活性領域を含む前記基板上に第１の絶縁膜及び金属膜を順次形成する工程（ｃ）と、
前記金属膜のうち前記トランジスタ活性領域の上方に設けられた部分を薄膜化する工程（ｄ）と、
前記工程（ｄ）の後、前記トランジスタ活性領域の上方に、前記トランジスタ活性領域を跨ぐように第２のパターンを形成する工程（ｅ）と、
前記第２のパターンをマスクとして少なくとも前記金属膜及び前記第１の絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上及び上面上に設けられ、前記第１の絶縁膜の一部からなるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記トランジスタ形成領域の上方に設けられた部分の膜厚が前記トランジスタ形成領域の側方に設けられた部分の膜厚よりも小さく、前記金属膜の一部からなる第１のゲート電極とを形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記金属膜の上に導電膜を形成する工程（ｅ１）と、前記導電膜の上に前記第２のパターンを形成する工程（ｅ２）とを含んでおり、
前記工程（ｆ）では、前記第２のパターンをマスクとして前記金属膜及び前記第１の絶縁膜と共に前記導電膜をエッチングし、前記第１のゲート電極の上に前記導電膜の一部からなる第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記金属膜上に第２の絶縁膜を形成した後、前記第２の絶縁膜のエッチバックまたは化学機械研磨と併せて前記トランジスタ活性領域の薄膜化を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
上部に半導体層を有する基板の前記半導体層上に第１の絶縁膜と第１の金属膜とを順次形成した後、前記第１の金属膜をパターニングする工程（ａ）と、
前記第１の金属膜をマスクとして前記第１の絶縁膜と前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域と、前記トランジスタ活性領域と前記第１の金属膜との間に挟まれ、前記第１の絶縁膜の一部からなる第１のゲート絶縁膜とを形成する工程（ｂ）と、
前記トランジスタ活性領域を含む前記基板上、前記第１の金属膜の側面上及び上面上に第２の絶縁膜と第２の金属膜とを順次形成する工程（ｃ）と、
前記第２の金属膜の上に、前記トランジスタ活性領域を跨ぐ第１のゲート電極形成用パターンを形成する工程（ｄ）と、
前記第１のゲート電極形成用パターンをマスクとして前記第２の金属膜、前記第２の絶縁膜、前記第１の金属膜、及び前記第１のゲート絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上、前記第１の金属膜の側面及び上面の一部上に設けられ、前記第２の絶縁膜の一部からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成され、前記第２の金属膜からなる第２のゲート電極と、側面と上面が前記第２のゲート絶縁膜を挟んで前記第２のゲート電極に囲まれ、前記第１の金属膜の一部からなる第１のゲート電極とを形成する工程（ｅ）と、
前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分を除去し、前記第２のゲート電極を前記トランジスタ活性領域及び前記第１のゲート電極の側方に残す工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｆ）の後、前記基板上、前記第１のゲート電極上、及び前記第２のゲート電極上に導電膜を形成した後、前記トランジスタ活性領域を跨ぐ第２のゲート電極形成用パターンを前記導電膜上に形成する工程（ｇ）と、
前記第２のゲート電極形成用パターンをマスクとして前記導電膜のエッチングを行い、前記第１のゲート電極上及び前記第２のゲート電極上に前記導電膜の一部からなる第３のゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記基板上、前記第１のゲート電極上及び前記第２のゲート電極上に第３の絶縁膜を形成した後、前記第３の絶縁膜のエッチバックまたは化学機械研磨と併せて前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分の除去を行うことを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられた凸状の半導体からなるトランジスタ活性領域と、
前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられたゲート電極とを備え、
前記ゲート電極のうち、前記トランジスタ活性領域の側面上に設けられた部分の構成と前記トランジスタ活性領域の上面上に設けられた部分の構成とは互いに異なっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜を間に挟んで前記トランジスタ活性領域の一部の側面上及び上面上に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた第２のゲート電極とを有しており、
前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚と、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚とは互いに異なっていること特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置おいて、
前記第１のゲート電極のうち前記トランジスタ活性領域の上方に設けられた部分の膜厚は、前記第１のゲート電極のうち前記トランジスタ活性領域の側方に設けられた部分の膜厚よりも小さいことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のゲート電極の構成材料は金属材料又は金属化合物であり、前記第２のゲート電極の構成材料はポリシリコンであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記ゲート電極は、間に前記ゲート絶縁膜を挟んで前記トランジスタ活性領域の上面上に設けられた第１のゲート電極と、間に前記ゲート絶縁膜を挟んで前記トランジスタ活性領域の側面上に設けられ、前記第１のゲート電極とは異なる材料で構成された第２のゲート電極とを有していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記ゲート絶縁膜は、前記第１のゲート電極と前記トランジスタ活性領域との間に設けられた第１のゲート絶縁膜と、前記第２のゲート電極と前記トランジスタ活性領域との間に設けられた第２のゲート絶縁膜とを有していることを特徴とする半導体装置。、
【請求項７】
請求項６に記載の半導体装置において、
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは互いに異なる材料で構成されていることを特徴とする半導体装置。
【請求項８】
請求項６または７に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極とは前記第２のゲート絶縁膜により電気的に分離され、且つ前記第１のゲート電極と前記第２のゲート電極には、互いに独立したゲート電圧が印加されることを特徴とする半導体装置。
【請求項９】
上部に半導体層を有する基板の前記半導体層上に第１のパターンを形成する工程（ａ）と、
前記第１のパターンをマスクとして前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域を形成する工程（ｂ）と、
前記トランジスタ活性領域を含む前記基板上に第１の絶縁膜及び金属膜を順次形成する工程（ｃ）と、
前記金属膜のうち前記トランジスタ活性領域の上方に設けられた部分を薄膜化する工程（ｄ）と、
前記工程（ｄ）の後、前記トランジスタ活性領域の上方に、前記トランジスタ活性領域を跨ぐように第２のパターンを形成する工程（ｅ）と、
前記第２のパターンをマスクとして少なくとも前記金属膜及び前記第１の絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上及び上面上に設けられ、前記第１の絶縁膜の一部からなるゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、前記トランジスタ形成領域の上方に設けられた部分の膜厚が前記トランジスタ形成領域の側方に設けられた部分の膜厚よりも小さく、前記金属膜の一部からなる第１のゲート電極とを形成する工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記金属膜の上に導電膜を形成する工程（ｅ１）と、前記導電膜の上に前記第２のパターンを形成する工程（ｅ２）とを含んでおり、
前記工程（ｆ）では、前記第２のパターンをマスクとして前記金属膜及び前記第１の絶縁膜と共に前記導電膜をエッチングし、前記第１のゲート電極の上に前記導電膜の一部からなる第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記金属膜上に第２の絶縁膜を形成した後、前記第２の絶縁膜のエッチバックまたは化学機械研磨と併せて前記トランジスタ活性領域の薄膜化を行うことを特徴とする半導体装置の製造方法。
【請求項１２】
上部に半導体層を有する基板の前記半導体層上に第１の絶縁膜と第１の金属膜とを順次形成した後、前記第１の金属膜をパターニングする工程（ａ）と、
前記第１の金属膜をマスクとして前記第１の絶縁膜と前記半導体層をエッチングし、半導体で構成されたトランジスタ活性領域と、前記トランジスタ活性領域と前記第１の金属膜との間に挟まれ、前記第１の絶縁膜の一部からなる第１のゲート絶縁膜とを形成する工程（ｂ）と、
前記トランジスタ活性領域を含む前記基板上、前記第１の金属膜の側面上及び上面上に第２の絶縁膜と第２の金属膜とを順次形成する工程（ｃ）と、
前記第２の金属膜の上に、前記トランジスタ活性領域を跨ぐ第１のゲート電極形成用パターンを形成する工程（ｄ）と、
前記第１のゲート電極形成用パターンをマスクとして前記第２の金属膜、前記第２の絶縁膜、前記第１の金属膜、及び前記第１のゲート絶縁膜をエッチングし、前記トランジスタ形成領域の一部の側面上、前記第１の金属膜の側面及び上面の一部上に設けられ、前記第２の絶縁膜の一部からなる第２のゲート絶縁膜と、前記第２のゲート絶縁膜の上に形成され、前記第２の金属膜からなる第２のゲート電極と、側面と上面が前記第２のゲート絶縁膜を挟んで前記第２のゲート電極に囲まれ、前記第１の金属膜の一部からなる第１のゲート電極とを形成する工程（ｅ）と、
前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分を除去し、前記第２のゲート電極を前記トランジスタ活性領域及び前記第１のゲート電極の側方に残す工程（ｆ）とを備えている半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｆ）の後、前記基板上、前記第１のゲート電極上、及び前記第２のゲート電極上に導電膜を形成した後、前記トランジスタ活性領域を跨ぐ第２のゲート電極形成用パターンを前記導電膜上に形成する工程（ｇ）と、
前記第２のゲート電極形成用パターンをマスクとして前記導電膜のエッチングを行い、前記第１のゲート電極上及び前記第２のゲート電極上に前記導電膜の一部からなる第３のゲート電極を形成する工程（ｈ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２または１３に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記基板上、前記第１のゲート電極上及び前記第２のゲート電極上に第３の絶縁膜を形成した後、前記第３の絶縁膜のエッチバックまたは化学機械研磨と併せて前記第２のゲート電極及び前記第２のゲート絶縁膜のうち前記トランジスタ活性領域の上方に形成された部分の除去を行うことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−２８７６７５（Ｐ２０１０−２８７６７５Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３９３４４（Ｐ２００９−１３９３４４）
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１０日（２００９．６．１０）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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