半導体装置および半導体装置の製造方法
【課題】突出部の側面が凹凸状とされ、前記側面を覆うようにゲート酸化膜を形成したときに、実効的なチャネル長が増加して、ピラー型ＭＯＳトランジスタの電流駆動能力が低下するという課題があった。
【解決手段】基板と、前記基板の一面から垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層と、基端側の下部拡散層と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、前記主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる半導体装置１０１を用いることにより、上記課題を解決できる。
【解決手段】基板と、前記基板の一面から垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層と、基端側の下部拡散層と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、前記主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる半導体装置１０１を用いることにより、上記課題を解決できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備し、ピラー側面の形状荒れを抑制して、トランジスタ特性の劣化を抑制できるとともに、ゲート絶縁膜の信頼性を高められる半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のピラー型ＭＯＳトランジスタには、平面視円形状および平面視四角形状のピラー形状を有するものが知られている。例えば、特許文献１の図１には平面視円形状のピラーを備えたピラー型ＭＯＳトランジスタが開示されており、特許文献２の図１には平面視四角形状のピラーを備えたピラー型ＭＯＳトランジスタが開示されている。
【０００３】
また、特許文献３は、半導体基板の面方位依存性評価方法及びそれを用いた半導体装置に関するものであり、（１１０）面が出現した角柱状シリコンピラーを面方位の評価に用いることが開示されており、平面視四角形状のピラー形状が記載されている。
【０００４】
ピラー型ＭＯＳトランジスタのピラーは、通常、円板状のシリコンウエハの一面側をエッチングして形成する。所定の位置に所定の大きさのピラーを形成するためには、エッチングマスクの位置合わせを正確に行うことを要する。
例えば、まず、マスクの位置合わせ用基準パターン（以下、基準パターン）を形成し、前記基準パターンをもとに次工程のフォトマスクの位置合せを行う。そして、前記基準パターンはシリコンウエハに設けたノッチを基準として形成する。
【０００５】
図２４は、シリコンウエハ上のピラーのレイアウトの一例を示す平面模式図である。
図２４に示すように、平面視円形状のシリコンウエハ１の外周の一部にノッチ２が設けられている。シリコンウエハ１の一面は（１００）面とされ、ノッチ２は＜１１０＞方向とされている。また、フォトマスクパターンのＸ方向ラインおよびＹ方向ラインが共に＜１１０＞方向に設定されている。
【０００６】
図２４に示すＸ方向ラインを境としてノッチ２と反対側の領域には、複数の平面視四角形状のピラー３が形成されている。平面視四角形状のピラー３の各辺は＜１１０＞方向となり、ピラー３の側面は｛１１０｝面となる。
また、Ｘ方向ラインを境としてノッチ２側の領域には、複数の平面視円形状のピラー４が形成されている。平面視円形状のピラー４の側面は種々の方位の面を有する。
【０００７】
図２５は、平面視円形状のピラー４の拡大模式図であって、図２５（ａ）は平面図であり、図２５（ｂ）は側面図である。
図２５（ａ）の点線は｛１１０｝面を示すラインであって、ピラー４の側面には｛１１０｝面がわずかに残されている。
ピラー４の形成後、ピラー４の底部にイオンを注入して下部拡散層を形成する際に、通常、ピラー４の側面にはイオンが注入されないように保護酸化膜である熱酸化膜を設ける。下部拡散層形成後、ゲート酸化を行うため熱酸化膜を除去する必要があるが、平面視円形状のピラー４の側面は種々の面方位を有しているので、薬液を用いて熱酸化膜の除去やゲート酸化前のピラー４の洗浄を実施すると、前記薬液にピラー４の｛１１０｝面が侵食される。そのため、図２５（ｂ）に示すように、ピラー４の側面４ｃは元の｛１１０｝面よりピラー４の中心軸側に削られて、その表面が凹凸状とされる。
【０００８】
図２６は、平面視四角状のピラー３の拡大模式図であって、図２６（ａ）は平面図であり、図２６（ｂ）は側面図である。
図２６（ａ）に示すように、ピラー３の側面には４つの｛１１０｝面が設けられている。また、平面視四角状のピラー３の側面３ｃは殆ど｛１１０｝面からなるので、ピラー３の形成後に、薬液を用いて熱酸化膜の除去やゲート酸化前のピラー３の洗浄を実施すると、前記薬液にピラー３の｛１１０｝面が侵食される。そのため、図２５（ｂ）に示すように、ピラー３の側面３ｃは元の｛１１０｝面よりピラー３の中心軸側に削られて、その表面が凹凸状とされる。
【０００９】
このように平面視円形状のピラー４および平面視四角状のピラー３のいずれの形状のピラーを用いても、薬液の侵食によりピラー３、４の側面３ｃ、４ｃは荒れて、その表面が凹凸状とされる。ピラー３、４の凹凸状とされた側面３ｃ、４ｃを覆うようにゲート酸化膜を形成した場合、ゲート酸化膜とピラー３、４との界面が凹凸状とされ、実効的なチャネル長を増加させる。これにより、ピラー型ＭＯＳトランジスタは、電流駆動能力の２０％〜３０％の低下を招き、ゲート酸化膜の信頼性を低下させる。
【００１０】
また、平面視四角状のピラー３の側面３ｃは｛１１０｝面であるので、ピラー３の角部はほぼ｛１００｝面となる。ピラー３に熱酸化膜からなるゲート酸化膜を形成すると、｛１１０｝面上の熱酸化速度よりも｛１００｝面上の熱酸化速度の方が遅いので、ピラー３の角部に形成されるゲート酸化膜の膜厚が、ピラー３の側面３ｃ上に形成されるゲート酸化膜の膜厚より薄くなる。これにより、ピラー３の角部でリーク電流が発生するおそれが生じる。特に、電流駆動能力を向上させるために、ピラー型ＭＯＳトランジスタのゲート酸化膜の膜厚を薄くした場合に、このおそれが高まる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２５０６５２号公報
【特許文献２】特開２００８−１４０９９６号公報
【特許文献３】特開２００３−００７７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ピラー（以下、突出部）の側面が凹凸状とされることにより、前記側面を覆うようにゲート酸化膜を形成したときに、実効的なチャネル長が増加して、ピラー型ＭＯＳトランジスタの電流駆動能力が低下するという課題があった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、基板と、前記基板の一面から垂直方向に突出された突出部とを備え、前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなることを特徴とする。
【発明の効果】
【００１４】
上記の構成によれば、突出部の側面が凹凸状とされることを防止して、前記側面を覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタの電流駆動能力の低下を抑制できる半導体装置および半導体装置の製造方法を提供することができる。
【００１５】
本発明の半導体装置は、基板と、前記基板の一面から垂直方向に突出された突出部とを備え、前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなる構成なので、突出部の側面に発生する凹凸を最小限に抑え、前記側面を覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタの電流駆動能力の低下を抑制できる。また、副表面での電界集中を軽減して、ゲート絶縁膜のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の一例を示す断面模式図である。
【図２】図１のＡ−Ａ’線の断面模式図である。
【図３】本発明の半導体装置の規格化応力および規格化電流駆動能力の面積比率依存性を示すグラフである。
【図４】本発明の半導体装置の別の一例を示す断面模式図である。
【図５】本発明の半導体装置の製造方法の一例を示す工程図であって、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）のＢ−Ｂ’線の断面図である。
【図６】本発明の半導体装置の製造方法の一例を示す工程図であって、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＣ−Ｃ’線の断面図である。
【図７】本発明の半導体装置の製造方法の一例を示す工程図であって、図７（ｂ）は図７（ａ）のＤ−Ｄ’線の断面図であり、図７（ｃ）は図７（ａ）のＥ−Ｅ’線の断面図である。
【図８】本発明の半導体装置の製造方法の一例を示す工程図であって、図８（ｂ）は図８（ａ）のＦ−Ｆ’線の断面図であり、図８（ｃ）は図８（ａ）のＧ−Ｇ’線の断面図である。
【図９】本発明の半導体装置の製造方法の一例を示す工程図であって、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＨ−Ｈ’線の断面図である。
【図１０】本発明の半導体装置の製造方法の一例を示す工程図であって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＩ−Ｉ’線の断面図である。
【図１１】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の半導体装置の製造方法の一例を示す工程図であって、図１２（ａ）は縦断面図であり、図１２（ｂ）は図１２（ａ）のＪ−Ｊ’線の断面図である。
【図１３】本発明の半導体装置の製造方法の一例を示す工程図であって、図１３（ａ）は縦断面図であり、図１３（ｂ）は図１３（ａ）のＫ−Ｋ’線の断面図である。
【図１４】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１５】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１６】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１７】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１８】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１９】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図２０】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図２１】本発明の半導体装置のドレイン電流―ゲート電圧特性を示すグラフである。
【図２２】本発明の半導体装置のＯＮ電流の面積比率依存性を示すグラフである。
【図２３】本発明の半導体装置のゲートリーク電流の面積比率依存性を示すグラフである。
【図２４】シリコンウエハ上のピラーのレイアウトの一例を示す平面模式図である。
【図２５】平面視円形状のピラーの模式図であって、図２５（ａ）は平面図であり、図２５（ｂ）は側面図である。
【図２６】平面視四角形状のピラーの模式図であって、図２６（ａ）は平面図であり、図２６（ｂ）は側面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
＜半導体装置＞
まず、本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
図１に示すように、本発明の実施形態である半導体装置１０１は、シリコンからなる半導体基板（以下、基板）１１と、基板１１の一面１１ａから突出された突出部７とを備えている。基板１１の一面１１ａは（１００）面とされている。
突出部７には、先端側の上部拡散層１３と、基端側の下部拡散層１２と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５とが形成されて、ピラー型ＭＯＳトランジスタ５１が構成されている。
下部拡散層１２および上部拡散層１３はそれぞれソース・ドレイン領域とされる。ピラー型ＭＯＳトランジスタ５１に所定の電圧を印加することにより、チャネル７７が突出部７の内部に基板１１の一面１１ａに対して垂直方向に形成される。
【００１８】
ピラー型ＭＯＳトランジスタ５１を覆うように層間絶縁膜１７が形成されている。
突出部７の基端側の下部拡散層１２を一部露出するように層間絶縁膜１７に孔部１６ｃが設けられ、孔部１６ｃを埋めるように第３のプラグ電極１６が形成されている。第３のプラグ電極１６により、下部拡散層１２への電位供給可能とされている。
また、突出部７の先端側の上部拡散層１３を一部露出するように層間絶縁膜１７に孔部１９ｃが設けられ、孔部１９ｃを埋めるように第１のプラグ電極１９が形成されている。第１のプラグ電極１９により、上部拡散層１３への電位供給可能とされている。
【００１９】
基板１１には溝部１８ｃが設けられている。溝部１８ｃにシリコン酸化物などの絶縁材料が充填されて、複数のピラー型ＭＯＳトランジスタ５１を互いに電気的に分離する素子分離領域１８が形成されている。
素子分離領域１８には、シリコン酸化物などの絶縁材料からなるダミーピラー２０が形成されている。また、ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面７ｃを覆うゲート電極１５と電気的に接続されている。
なお、ダミーピラー２０は、シリコン酸化物などの絶縁材料に限られるものではなく、シリコンなどの半導体材料を用いても構わない。また、別のゲート電極５５はゲート電極１５と分けて示したが、一体形成してもよい。
【００２０】
ダミーピラー２０の先端側に、別のゲート電極５５を一部露出するように層間絶縁膜１７に孔部２１ｃが設けられ、孔部２１ｃを埋めるように第２のプラグ電極２１が形成されている。第２のプラグ電極２１により、別のゲート電極５５を介して、ゲート電極１５への電位供給可能とされている。
【００２１】
基板１１の一面１１ａ上を覆うとともに、素子分離領域１８に充填された絶縁材料を覆うように、下部絶縁膜２２が形成されている。下部絶縁膜２２は、突出部７の基端側でゲート絶縁膜１４と接合されている。下部絶縁膜２２により、ゲート電極１５は下部拡散層１２と電気的に絶縁されている。
下部拡散層１２は、突出部７の基端側で、基板１１の一面１１ａ側に広がるように形成されている。下部拡散層１２下の基板１１にはウエル層（図示略）を介して電位供給可能とされている。
【００２２】
図２は、図１のＡ−Ａ’線の断面模式図である。なお、ここで、層間絶縁膜１７は省略して示している。
図２に示すように、突出部７は平面視八角形状であり、突出部７の側面７ｃは、それぞれ対向するように形成された４つの主表面８ａ、８ｂ、８ｃ、８ｄと、主表面８ａ、８ｂ、８ｃ、８ｄ間にそれぞれ形成された４つの副表面９ａ、９ｂ、９ｃ、９ｄとから構成されている。なお、主表面８ａ、８ｂ、８ｃ、８ｄは、＜１００＞方位に垂直な｛１００｝面で構成され、副表面９ａ、９ｂ、９ｃ、９ｄは、＜１１０＞方位に垂直な｛１１０｝面および｛１１１｝面で構成される。なお、突出部７の上面は基板１１の一面１１ａと同じ｛１００｝面である。
【００２３】
主表面８ａの幅ｌ１は、主表面８ｃの幅ｌ１とほぼ同一とされている。また、主表面８ｂの幅ｌ２は、主表面８ｄの幅ｌ２とほぼ同一とされており、幅ｌ２は幅ｌ１よりも短くされている。さらにまた、副表面９ａ、９ｂ、９ｃ、９ｄは、ほぼ同一の幅ｌ３とされており、幅ｌ３は幅ｌ２よりも短くされている。
主表面８ａ、８ｂ、８ｃ、８ｄと、副表面９ａ、９ｂ、９ｃ、９ｄの高さは同一とされている。そのため、主表面８ａの面積と主表面８ｃの面積はほぼ同一とされる。同様に、主表面８ｂの面積と主表面８ｄの面積はほぼ同一とされる。さらに、副表面９ａ、９ｂ、９ｃ、９ｄの面積はほぼ同一とされる。そして、主表面８ａ、８ｂ、８ｃ、８ｄおよび副表面９ａ、９ｂ、９ｃ、９ｄの中で最も面積が大きい面は主表面８ａ、８ｃとなり、最も面積が小さい面は副表面９ａ、９ｂ、９ｃ、９ｄとなる。
【００２４】
４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積は、４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲とすることが好ましい。主表面の合計の面積に対する副表面の合計の面積の比率（以下、面積比率）を１０％〜３０％の範囲とすることにより、主表面８ａ、８ｂ、８ｃ、８ｄより凹凸が発生しやすい副表面９ａ、９ｂ、９ｃ、９ｄの面積を小さくして、突出部７の側面７ｃに発生する凹凸を抑制することができる。
【００２５】
突出部７の側面７ｃを覆うようにゲート絶縁膜１４が形成されており、ゲート絶縁膜１４を覆うようにゲート電極１５が形成されている。そして、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２は、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４の膜厚ｄ１に比べて厚くされている。
このように、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２を、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４の膜厚ｄ１に比べて厚くすることが好ましい。副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２を厚くすることにより、凹凸が発生しやすい副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減することができ、ピラー型ＭＯＳトランジスタ５１の信頼性を向上できる。
【００２６】
突出部７に隣接して、平面視四角形状のダミーピラー２０が形成されている。ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面を覆うゲート電極１５と電気的に接続されている。
【００２７】
ダミーピラー２０と反対側に、突出部７と離間して、平面視円形状の第３のプラグ電極１６が形成されている。
なお、図２に示すように、平面視円形状の第１のプラグ電極１９は、突出部７と接するように形成される。また、平面視円形状の第２のプラグ電極２１は、ゲート電極５５一部接するように形成される。
【００２８】
図３は、本発明の実施形態である半導体装置１０１のピラー型ＭＯＳトランジスタ５１の規格化応力および規格化電流駆動能力と面積比率との関係を示すグラフであって、規格化応力および規格化電流駆動能力の面積比率依存性を示すグラフである。
図３に示すように、面積比率が０．１〜０．３の範囲内、すなわち、副表面の面積が主表面の面積の１０％〜３０％の範囲内とすることにより、規格化応力を１〜５の範囲とし、規格化電流駆動能力を０．９〜０．９８の範囲とすることができる。
面積比率を０．１未満とすると、副表面９ａ、９ｂ、９ｃ、９ｄを確認できる大きさとならず、もはや副表面９ａ、９ｂ、９ｃ、９ｄの面方位の議論ができないほど曲率が小さくなる。そのため、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減することができず、ゲート電極１５から副表面９ａ、９ｂ、９ｃ、９ｄに電界が集中し、ゲート電極１５からの応力が集中する。その結果、シリコンに結晶欠陥を発生させる確率が高まる。
面積比率を０．３超とすると、規格化電流駆動能力の低下を１０％以下に抑えることができない。その結果、素子特性ばらつきが許容できなくなる。
【００２９】
本発明の実施形態である半導体装置１０１は、基板１１と、基板１１の一面１１ａから垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層１３と、突出部７の基端側の下部拡散層１２と、突出部７の側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが、｛１００｝面からなる４つの主表面８ａ，８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ，８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の低下を抑制できる。また、ゲート絶縁膜１４のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【００３０】
本発明の実施形態である半導体装置１０１は、４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積が４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲である構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の低下を抑制できる。
【００３１】
本発明の実施形態である半導体装置１０１は、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４が、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４より厚い構成なので、側面７ｃを覆うようにゲート酸化膜１４を形成したときに、突出部７の側面７ｃの副表面９ａ、９ｂ、９ｃ、９ｄで発生する凹凸の影響を抑え、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減して、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の信頼性を向上できる。
【００３２】
（第２の実施形態）
＜半導体装置＞
まず、本発明の第２の実施形態である半導体装置について説明する。
図４は、本発明の実施形態である半導体装置の別の一例を示す断面模式図である。なお、実施形態１で示した部材と同じ部材については同じ符号を付して示している。
図４に示すように、本発明の実施形態である半導体装置１０２は、基板１１と、基板１１の｛１００｝面からなる一面１１ａから垂直方向に突出された突出部７とを備えている。
突出部７には、先端側の上部拡散層１３と、基端側の下部拡散層１２と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５とが形成されて、ピラー型ＭＯＳトランジスタ５１が構成されている。ピラー型ＭＯＳトランジスタ５１に所定の電圧を印加することにより、チャネル７７が突出部７の内部に基板１１の一面１１ａに対して垂直方向に形成される。
【００３３】
ピラー型ＭＯＳトランジスタ５１を覆うように、層間絶縁膜３６、３７が積層されてなる層間絶縁膜１７が形成されている。
突出部７の基端側の下部拡散層１２を一部露出するように層間絶縁膜１７に孔部１６ｃが設けられ、孔部１６ｃを埋めるように第３のプラグ電極１６が形成されている。第３のプラグ電極１６により、下部拡散層１２への電位供給可能とされている。
【００３４】
突出部７の先端側に、エピタキシャル成長により形成されたシリコン領域からなる引き出し部３５が設けられている。
突出部７の先端側の引き出し部３５を一部露出するように層間絶縁膜１７に孔部１９ｃが設けられ、孔部１９ｃを埋めるように第１のプラグ電極１９が形成されている。第１のプラグ電極１９により、引き出し部３５を介して、上部拡散層１３への電位供給可能とされている。
【００３５】
引き出し部３５を囲むようにサイドウオール３４ａが設けられている。また、ダミーピラー２０の先端側にもサイドウオール３４ｂが設けられている。サイドウオール３４ａ、３４ｂは強度の高いシリコン窒化膜などからなり、半導体装置の剛性を高めることができる。
【００３６】
基板１１には溝部１８ｃが設けられている。溝部１８ｃにシリコン酸化物などの絶縁材料が充填されて、複数のピラー型ＭＯＳトランジスタ５１を互いに電気的に分離する素子分離領域１８が形成されている。
素子分離領域１８には、ダミーピラー２０が形成されている。ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面７ｃを覆うゲート電極１５と電気的に接続されている。
ダミーピラー２０の先端側に、別のゲート電極５５を一部露出するように層間絶縁膜１７に孔部２１ｃが設けられ、孔部２１ｃを埋めるように第２のプラグ電極２１が形成されている。第２のプラグ電極２１により、別のゲート電極５５を介して、ゲート電極１５への電位供給可能とされている。
【００３７】
基板１１の一面１１ａ上を覆うように、シリコン酸化膜２８、２９が積層されてなる下部絶縁膜２２が形成されている。そして、下部絶縁膜２２を構成するシリコン酸化膜２９は、素子分離領域１８に充填された絶縁材料を覆っている。
また、下部絶縁膜２２は、突出部７の基端側でゲート絶縁膜１４と接合されている。下部絶縁膜２２により、ゲート電極１５は下部拡散層１２と電気的に絶縁されている。
下部拡散層１２は、突出部７の基端側で、基板１１の一面１１ａ側に広がるように形成されているとともに、第１の実施形態よりも、突出部７の内部側に広がるように形成されている。下部拡散層１２下の基板１１にはウエル層（図示略）を介して電位供給可能とされている。
【００３８】
ゲート電極１５は、突出部７の側面７ｃを覆うように形成された略筒状の窒化チタン膜３１と、窒化チタン膜３１を覆うように形成された筒状のタングステン膜３２とから構成されている。窒化チタン膜３１の基板１１側は、下部絶縁膜２２上を部分的に覆うように断面視略Ｌ字状とされている。
別のゲート電極５５は、ダミーピラー２０の側面２０ｃを覆うように形成された略筒状の窒化チタン膜３１と、窒化チタン膜３１を覆うように形成された筒状のタングステン膜３２とから構成されている。窒化チタン膜３１の基板１１側は、下部絶縁膜２２上を部分的に覆うように断面視略Ｌ字状とされている。
【００３９】
＜半導体装置の製造方法＞
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。図５〜２０は、本発明の実施形態である半導体装置１０２の製造方法の一例を示す工程図である。
図５は、基板１１に活性領域２３を形成した時点の工程図であって、図５（ａ）が平面図であり、図５（ｂ）が図５（ａ）のＢ−Ｂ’線の断面図である。
まず、エッチング法などを用いて、基板１１の所定の領域に溝部１８ｃを形成する。基板１１としては、例えば、ｐ型シリコン基板を用い、溝部１８ｃの深さは、例えば、３００ｎｍとする。
次に、溝部１８ｃにシリコン酸化膜などの絶縁材料を充填して、図５に示す素子分離領域１８を形成する。
次に、素子分離領域１８により区画された領域の基板１１に、ボロン濃度がほぼ２×１０１７／ｃｍ３となるように、基板１１の一面１１ａから５００ｎｍ程度の深さまでイオン注入を行い、素子分離領域１８により区画された領域を活性領域２３とする。
【００４０】
次に、熱酸化法により、活性領域２３の基板１１の一面１１ａ上に、厚さ５ｎｍ程度のシリコン酸化膜からなる熱酸化膜２４を形成する。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、熱酸化膜２４および素子分離領域１８を覆うように、厚さ１００ｎｍ程度のシリコン窒化膜２５を形成する。
【００４１】
図６は、基板１１にシリコン窒化膜２５を形成した時点の工程図であって、図６（ａ）が平面図であり、図６（ｂ）が図６（ａ）のＣ−Ｃ’線の断面図である。
次に、シリコン窒化膜２５を覆うようにレジストを塗布し、これを乾燥した後、所定のマスクを用いて露光して、ライン状のレジストマスク２６を形成する。
【００４２】
図７は、レジストマスク２６を形成した時点の工程図であって、図７（ａ）が平面図であり、図７（ｂ）が図７（ａ）のＤ−Ｄ’線の断面図であり、図７（ｃ）が図７（ａ）のＥ−Ｅ’線の断面図である。なお、レジストマスク２６のラインは、シリコンウエハの＜１００＞方向（以下、Ｘ方向）に沿って形成する。
次に、レジストマスク２６を用いて、シリコン窒化膜２５の露出部分を熱酸化膜２４が露出するまでドライエッチングする。
次に、レジストマスク２６を除去して、図８に示すライン状のシリコン窒化膜２５を形成する。
【００４３】
図８は、ライン状のシリコン窒化膜２５を形成した時点の工程図であって、図８（ａ）が平面図であり、図８（ｂ）が図８（ａ）のＦ−Ｆ’線の断面図であり、図８（ｃ）が図８（ａ）のＧ−Ｇ’線の断面図である。
次に、熱酸化膜２４およびシリコン窒化膜２５を覆うようにレジストを塗布し、これを乾燥した後、所定のマスクを用いて露光して、ライン幅の異なる２本のライン状のレジストマスク２７ａ、２７ｂを形成する。
【００４４】
図９は、レジストマスク２７ａ、２７ｂを形成した時点の工程図であって、図９（ａ）が平面図であり、図９（ｂ）が図９（ａ）のＨ−Ｈ’線の断面図である。なお、これらのレジストマスク２７ａ、２７ｂのラインは前記Ｘ方向に垂直な方向、すなわち、Ｙ方向に沿って形成する。なお、前記Ｙ方向もシリコンウエハの＜１００＞方向となる。
次に、これらのレジストマスク２７ａ、２７ｂを用いて、熱酸化膜２４を露出するまで、シリコン窒化膜２５をドライエッチングする。
次に、レジストマスク２７ａ、２７ｂを除去する。
次に、シリコン酸化膜２４を除去して、基板１１の一面１１ａを露出する。
【００４５】
図１０は、シリコン酸化膜２４を除去した時点の工程図であって、図１０（ａ）が平面図であり、図１０（ｂ）が図１０（ａ）のＩ−Ｉ’線の断面図である。
図１０に示すように、活性領域２３には、平面視四角形状のシリコン窒化膜２５からなる突出部形成用マスク５７が残され、素子分離領域１８には、平面視正方形状のシリコン窒化膜２５からなるダミーピラー形成用マスク５８が残される。
突出部形成用マスク５７の各辺は、＜１００＞方向に垂直とされている。例えば、突出部形成用マスク５７の長辺５７ａの長さを７０ｎｍとし、短辺５７ｂの長さを５０ｎｍとする。また、ダミーピラー形成用マスク５８の各辺の長さを５０ｎｍとする。
なお、ダミーピラー形成用マスク５８を平面視略正方形状としているが、これに限られるわけではなく、平面視四角形状でも平面視円形状であってもよい。また、平面視四角形状の場合でも、各辺の方向を自由に選ぶことができ、各辺の方向を＜１００＞方向に垂直な方向にそろえなくてもよい。
【００４６】
次に、ダミーピラー形成用マスク５８を用いて、素子分離領域１８のシリコン酸化膜からなる絶縁材料をドライエッチングして、図１１に示すように、シリコン酸化膜からなるダミーピラー２０を形成する。ダミーピラー２０の高さは、例えば、１５０ｎｍとする。なお、ダミーピラー２０の先端側には、ダミーピラー形成用マスク５８が残されている。
なお、このドライエッチングの際、基板１１のシリコンはエッチングされない。そのため、活性領域２３では、基板１１の一面１１ａ上に、シリコン酸化膜２４およびシリコン窒化膜２５からなる突出部形成用マスク５７がこの順序で積層されたまま残されている。
【００４７】
次に、突出部形成用マスク５７を用いて、活性領域２３の基板１１のシリコンを一面１１ａから垂直方向にドライエッチングして、突出部前駆体４７を形成する。突出部前駆体４７の高さは、例えば、１５０ｎｍとする。
図１２は突出部前駆体４７を形成した時点の工程図であって、図１２（ａ）は断面図であり、図１２（ｂ）は、図１２（ａ）のＪ−Ｊ’線の断面図である。
図１２（ｂ）に示すように、突出部前駆体４７は平面視四角形状であり、突出部前駆体４７の側面４７ｃは、｛１００｝面からなり、それぞれ対向するように形成された４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄからなる。
なお、このドライエッチングの際、シリコン酸化膜はエッチングされない。そのため、素子分離領域１８では、溝部１８ｃに埋められた絶縁材料と、ダミーピラー２０と、ダミーピラー形成用マスク５８が積層されたまま残されている。
【００４８】
次に、熱酸化法により、シリコンの露出面である突出部前駆体４７の側面４７ｃと基板１１の一面１１ａを熱酸化して、シリコン酸化膜からなる熱酸化膜２８を形成する。
図１３は、熱酸化膜２８を形成した時点の工程図であって、図１３（ａ）は断面図であり、図１３（ｂ）は、図１３（ａ）のＫ−Ｋ’線の断面図である。なお、図１３（ｂ）では、基板１１の一面１１ａ上の記載を省略している。
熱酸化することにより、突出部７の側面７ｃで、｛１００｝面からなる４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄ上には、｛１００｝面からなる主表面８ａ、８ｂ、８ｃ、８ｄがほぼ同じ厚さで形成される。
また、｛１００｝面が交差する角部４９ａ、４９ｂ、４９ｃ、４９ｄには、＜１１０＞方向にほぼ垂直な副表面９ａ、９ｂ、９ｃ、９ｄが現れる。
【００４９】
なお、同じ条件で熱酸化を行っても、｛１００｝面上に形成される熱酸化膜よりも、｛１１０｝面または｛１１１｝面の方が熱酸化されやすく、熱酸化されるシリコンの深さが深くなるので、｛１１０｝面および｛１１１｝面からなる副表面９ａ、９ｂ、９ｃ、９ｄに形成される熱酸化膜の厚さは、主表面８ａ、８ｂ、８ｃ、８ｄに形成される熱酸化膜の厚さよりも厚くなる。
図１３（ｂ）に示すように、熱酸化法でシリコン表面を熱酸化することにより、平面視四角形状の突出部前駆体４７は平面視八角形状の突出部７とされ、突出部前駆体４７の側面４７ｃは突出部７の側面７ｃとされる。
【００５０】
主表面８ａ、８ｂ、８ｃ、８ｄ上の熱酸化膜２８の厚さは、例えば、｛１００｝面上で１０ｎｍ程度とする。その場合、突出部７の側面７ｃの長辺をなす主表面８ａ、８ｃの幅ｌ４は約６０ｎｍとなり、短辺をなす主表面８ｂ、８ｄの幅ｌ５は約４０ｎｍとなる。
また、副表面９ａ、９ｂ、９ｃ、９ｄの幅は、例えば、２ｎｍ程度とする。その場合、例えば、副表面９ａ、９ｂ、９ｃ、９ｄに形成される熱酸化膜２８の厚さは、＜１１０＞方向に１５ｎｍ程度となる。
【００５１】
次に、突出部７の基端側の基板１１の一面１１ａに砒素注入を行って、下部拡散層１２を形成する。前記砒素注入は、例えば、１０ｋｅＶのエネルギーで１×１０１５／ｃｍ２だけ行い、その後、９００℃で約１０秒間熱処理を行う。
次に、図１４に示すように、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、熱酸化膜２８を介して下部拡散層１２を覆うようにシリコン酸化膜からなるＨＤＰ膜２９を形成する。ＨＤＰ膜２９の厚さは、例えば、３０ｎｍとする。これにより、熱酸化膜２８とＨＤＰ膜２９とが積層されてなる下部絶縁膜２２が形成される。
【００５２】
次に、ウエットエッチング法により、バッファードフッ酸を用いて、突出部７の側面７ｃの熱酸化膜２８を除去する。エッチング深さは、副表面９ａ、９ｂ、９ｃ、９ｄ上に形成された１５ｎｍ程度の厚さの熱酸化膜２８を３０％程度オーバーエッチングする深さとする。これにより、突出部７の側面７ｃの熱酸化膜２８を完全に除去できる。
なお、前記オーバーエッチングの深さは、バッファードフッ酸での処理時間や処理温度などを調整して設定する。例えば、バッファードフッ酸での処理時間を調整して、副表面９ａ、９ｂ、９ｃ、９ｄの＜１１０＞方向に垂直な面の辺の長さをおよそ５ｎｍとすると、突出部７の側面７ｃの長辺をなす主表面８ａ、８ｃの幅が５５ｎｍ程度、短辺をなす主表面８ｂ、８ｄの幅が３５ｎｍ程度となる。これにより、（１１０）面および（１１１）面で構成される副表面９ａ、９ｂ、９ｃ、９ｄの面積を、突出部７の側面７ｃの（１００）面で構成される主表面８ａ、８ｂ、８ｃ、８ｄの面積の約１１％とすることができる。なお、突出部７を５０ｎｍ角の平面視正方形状に形成した場合には、副表面９ａ、９ｂ、９ｃ、９ｄの面積を、主表面８ａ、８ｂ、８ｃ、８ｄの面積の約１４％とすることができる。
【００５３】
次に、図１５に示すように、熱酸化法により、突出部７の側面７ｃにシリコン酸化膜からなるゲート酸化膜１４を形成する。ゲート酸化膜１４の厚さは、例えば、３ｎｍとする。
【００５４】
次に、ゲート酸化膜１４の表面の窒素濃度が１５％となるようなアンモニア雰囲気にして、ゲート酸化膜１４の表面を窒化する。
次に、ＣＶＤ法により、突出部７の側面７ｃ、ダミーピラー２０の側面２０ｃおよび下部絶縁膜２２の一面２２ａを覆うように、窒化チタン膜３１を堆積する。窒化チタン膜３１の膜厚は、例えば、５ｎｍとする。
次に、ＣＶＤ法により、窒化チタン膜３１を覆うようにタングステン膜３２を堆積する。タングステン膜３２の膜厚は、例えば、３５ｎｍとする。
【００５５】
次に、突出部７とダミーピラー２０の周りのタングステン膜３２および窒化チタン膜３１を残し、それ以外のタングステン膜３２および窒化チタン膜３１を除去するようにエッチバックする。これにより、図１６に示すように、突出部７の側面７ｃの側面７ｃに残されたサイドウオール状のゲート電極１５と、ダミーピラー２０の側面２０ｃに残されたサイドウオール状の別のゲート電極５５を形成できる。ゲート電極１５および別のゲート電極５５はそれぞれ、タングステン膜３２と窒化チタン膜３１とからなり、一体形成されたものである。
【００５６】
次に、ＣＶＤ法により、突出部形成用マスク５７のおよびダミーピラー形成用マスク５８を覆うように、基板１１の一面１１ａ側にシリコン酸化膜からなる層間絶縁膜３６を堆積する。
次に、図１７に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、突出部形成用マスク５７およびダミーピラー形成用マスク５８を露出させるまで、層間絶縁膜３６を平坦化する。
【００５７】
次に、層間絶縁膜３３を平坦化して露出させた突出部形成用マスク５７およびダミーピラー形成用マスク５８を、それぞれ熱燐酸により除去する。これにより、突出部７上に孔部６０が形成され、ダミーピラー２０上に別の孔部６１が形成される。
次に、図１８に示すように、突出部７の先端側に砒素注入して、上部拡散層１３を形成する。前記砒素注入は、例えば、１０ｋｅＶで１×１０１３／ｃｍ２だけ行う。
【００５８】
次に、孔部６０の側壁６０ｃおよび別の孔部６１の側壁６１ｃにそれぞれシリコン窒化膜からなるサイドウオール３４ａ、３４ｂを形成する。
次に、図１９に示すように、突出部７の先端側のシリコン酸化膜２４をエッチング除去して、突出部７の先端側を露出させる。
【００５９】
次に、突出部７の先端側のシリコン上にシリコンの選択エピタキシャル成長を行って、シリコン領域からなる引き出し部３５を形成する。引き出し部３５の膜厚は、例えば、５０ｎｍとする。
次に、図２０に示すように、引き出し部３５に砒素注入を行う。前記砒素注入は、３０ｋｅＶで３×１０１５／ｃｍ２だけ行い、その後、９００℃で１０秒の熱処理を行う。引き出し部３５は、上部拡散層１３を引き出して形成された部分として使用できることができる。
【００６０】
次に、孔部６０および別の孔部６１を埋め、さらに層間絶縁膜３６を覆うように、シリコン酸化膜からなる層間絶縁膜３７を堆積する。これにより、層間絶縁膜３６、３７が積層されてなる層間絶縁膜１７を形成する。
次に、層間絶縁膜３６上にレジストを塗布して乾燥させた後、所定のフォトリソグラフィ法を用いて、所定の位置に所定の大きさの孔を開口したマスクを形成する。
前記マスクを介して、層間絶縁膜１７のエッチングを行い、第１の孔部（以下、コンタクトホール）１９ｃ、第２の孔部（以下、コンタクトホール）２１ｃおよび第３の孔部（以下、コンタクトホール）１６ｃを設ける。
【００６１】
第１のコンタクトホール１９ｃは、層間絶縁膜１７を貫通して、シリコン領域からなる引き出し部３５を露出させる孔である。また、第２のコンタクトホール２１ｃは、別のゲート電極５５の一部を露出させる孔である。さらにまた、第３のコンタクトホール１６ｃは、下部拡散層１２が形成された基板１１の一面１１ａを露出させる孔である。
【００６２】
次に、ＣＶＤ法により、第１のコンタクトホール１９ｃ内、第２のコンタクトホール２１ｃ内および第３のコンタクトホール１６ｃ内をそれぞれ充填するように、膜厚５ｎｍのチタン膜、膜厚１０ｎｍの窒化チタン膜、膜厚５０ｎｍのタングステン膜をこの順序で積層する。
次に、前記マスクを除去した後、ＣＭＰ法により、タングステン膜表面を平坦化して、第１のプラグ電極１９、第２のプラグ電極２１および第３のプラグ電極１６を形成して、図４に示すピラー型ＭＯＳトランジスタ５２を具備した半導体装置１０２を製造する。
なお、層間絶縁膜１７上に、例えば、膜厚５０ｎｍのタングステン膜を形成した後、これを加工した配線を形成してもよい。
【００６３】
本発明の実施形態である半導体装置１０２は、基板１１と、基板１１の一面１１ａから垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層１３と、突出部７の基端側の下部拡散層１２と、前記突出部７の側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネル７７が前記垂直方向となるピラー型ＭＯＳトランジスタ５２を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが、｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。また、ゲート絶縁膜１４のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【００６４】
本発明の実施形態である半導体装置１０２は、４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積が４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲である構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６５】
本発明の実施形態である半導体装置１０２は、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４が、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４より厚い構成なので、側面７ｃを覆うようにゲート酸化膜１４を形成したときに、突出部７の側面７ｃの副表面９ａ、９ｂ、９ｃ、９ｄで発生する凹凸の影響を抑え、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減して、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の信頼性を向上できる。
【００６６】
本発明の実施形態である半導体装置１０２の製造方法は、基板１１の一面１１ａを一面１１ａから垂直方向にエッチングして、｛１００｝面からなる４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄを有する平面視四角形状の突出部前駆体４７を形成する工程と、突出部前駆体４７の側面４７ｃに熱酸化膜２８を形成後、熱酸化膜２８を除去して、側面７ｃに｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる平面視八角形状の突出部７を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑えることができる。これにより、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６７】
本発明の実施形態である半導体装置１０２の製造方法は、熱酸化膜２８の除去をウエットエッチングで行う構成なので、突出部７の側面７ｃの凹凸を最小限に抑えることができる。
【００６８】
本発明の実施形態である半導体装置１０２の製造方法は、突出部前駆体４７を平面視八角形状の突出部７とした後、前記突出部７の側面７ｃを覆うようにゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４を覆うようにゲート電極１５を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６９】
本発明の実施形態である半導体装置１０２の製造方法は、熱酸化膜２８を形成後、突出部前駆体４７の基端側にイオン注入して下部拡散層１２を形成する工程と、ゲート電極１５を形成後、突出部７の先端側にイオン注入して上部拡散層１３を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【実施例】
【００７０】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
まず、エッチング法などを用いて、ｐ型シリコン基板の所定の領域に３００ｎｍの深さの溝部を形成した。次に、前記溝部にシリコン酸化膜などの絶縁材料を充填して、素子分離領域を形成した。次に、基板の表面から５００ｎｍ程度の深さまで、ボロン濃度がほぼ２×１０１７／ｃｍ３となるようにイオン注入を行い、活性領域を形成した。
次に、熱酸化法により、活性領域の基板の表面に、厚さ５ｎｍのシリコン酸化膜を形成した。次に、ＣＶＤ法により、シリコン酸化膜および素子分離領域を覆うように、厚さ１００ｎｍのシリコン窒化膜を形成した。
【００７１】
次に、シリコン窒化膜を覆うようにレジストを塗布した後、リソグラフィー法により、＜１００＞方向であるＸ方向に伸びたライン状のレジストマスクを形成した。次に、前記レジストマスクを用いて、シリコン窒化膜をドライエッチングした。次に、前記レジストマスクを除去した。
次に、リソグラフィー法により、Ｘ方向に垂直で、＜１００＞方向であるＹ方向に、幅の異なる２本のライン状のレジストマスクを形成した。次に、これらのレジストマスクを用いて、シリコン窒化膜をエッチング加工した。次に、活性領域のシリコン酸化膜を除去して、基板のシリコン表面を露出した。
【００７２】
次に、レジストマスクを除去した。これにより、活性領域に、＜１００＞方向に垂直な４つの辺を有し、長辺が７０ｎｍ、短辺が５０ｎｍの平面視四角形状のシリコン窒化膜からなる突出部形成用マスクを形成した。同時に、素子分離領域に、一辺が５０ｎｍの平面視正方形状のシリコン窒化膜からなるダミーピラー形成用マスクを形成した。
次に、ダミーピラー形成用マスクを用いて、素子分離領域のシリコン酸化膜からなる絶縁材料をドライエッチングした。これにより、素子分離領域に、シリコン酸化膜からなり、１５０ｎｍの高さのダミーピラーを形成した。
次に、突出部形成用マスクを用いて、活性領域のシリコンをドライエッチングして、１５０ｎｍの高さの突出部前駆体を形成した。
【００７３】
次に、熱酸化法により、シリコンの露出面を酸化した。これにより、突出部前駆体の側面および基板の一面に、１０ｎｍの厚さのシリコン酸化膜を形成した。
熱酸化法により、突出部前駆体の側面の｛１１０｝面からなる主表面上にシリコン酸化膜（熱酸化膜）を１０ｎｍの厚さで形成した。
その結果、突出部の側面の長辺をなす主表面の幅は約６０ｎｍで、短辺をなす主表面の幅は約４０ｎｍとなり、｛１１０｝面同士が交差する角部では、辺の＜１１０＞方向にほぼ垂直な面、すなわち、副表面が２ｎｍ程度の幅で現れた。その結果、平面視四角状の突出部前駆体は、平面視八角形状の突出部とされた。なお、この副表面に形成されたシリコン酸化膜の厚さは、＜１１０＞方向に１５ｎｍ程度であった。
【００７４】
次に、突出部の基端側の基板の一面側の領域に、砒素の注入を行って、下部拡散層を形成する。前記砒素注入は、例えば、１０ｋｅＶのエネルギーで１×１０１５／ｃｍ２だけ行い、その後、９００℃で約１０秒間熱処理を行った。
次に、ＨＤＰ法により、下部拡散層の上面側を、シリコン酸化膜を介して覆うように、３０ｎｍの膜厚のシリコン酸化膜を形成した。
次に、バッファードフッ酸により、突出部の側面のシリコン酸化膜を除去した。このとき、副表面上のシリコン酸化膜も完全に除去するように、副表面上に形成された約１６ｎｍの厚さのシリコン酸化膜を３０％程度オーバーエッチングした。
なお、バッファードフッ酸での処理の時間を調整して、また、シリコンのエッチング速度の遅い｛１１１｝面が出現して辺の長さが大きくなりすぎないようにして、｛１００｝面の交差する角部で＜１１０＞方向に垂直な面の辺の長さをおよそ５ｎｍとした。これにより、ゲート酸化膜を形成すると、＜１００＞方向に垂直な面の辺の長さは、長辺が５５ｎｍ程度、短辺が３５ｎｍ程度となり、＜１１０＞方向に垂直な面の辺の長さはおよそ５ｎｍとなった。そして、｛１１０｝面および｛１１１｝面で構成される副表面の面積は、突出部７の側面７ｃの｛１００｝面で構成される主表面の面積の約１１％となった。
【００７５】
次に、熱酸化法により、突出部の側面に、３ｎｍの膜厚のゲート酸化膜を形成した。
次に、アンモニア雰囲気でゲート酸化膜の表面の窒素濃度が１５％となるようにして、ゲート酸化膜の表面を窒化した。
次に、ＣＶＤ法により、突出部の側面、ダミーピラーの側面およびシリコン酸化膜の表面を覆うように、約５ｎｍの膜厚の窒化チタン膜を堆積した。次に、ＣＶＤ法により、窒化チタン膜を覆うように、約３５ｎｍの膜厚のタングステン膜を堆積した。
次に、タングステン膜３２および窒化チタン膜３１をエッチバックした。これにより、突出部の側面に、タングステン膜と窒化チタン膜とからなるサイドウオール状のゲート電極を形成するとともに、ダミーピラーの側面に、タングステン膜と窒化チタン膜とからなるサイドウオール状の別のゲート電極を形成した。
【００７６】
次に、ＣＶＤ法により、突出部の突出部形成用マスクのおよびダミーピラーのダミーピラー形成用マスクを覆うように、基板の一面側にシリコン酸化膜からなる層間絶縁膜を堆積した。次に、ＣＭＰ法により、層間絶縁膜を平坦化して、突出部形成用マスクおよびダミーピラー形成用マスクを露出させた。
次に、上記平坦化により露出させた突出部形成用マスクおよびダミーピラー形成用マスクをそれぞれ熱燐酸により除去した。これにより、突出部の先端側と、ダミーピラーの先端側にそれぞれ孔部を形成した。次に、突出部の先端側のみに１０ｋｅＶで１×１０１３／ｃｍ２だけ砒素を注入して、上部拡散層を形成した。
【００７７】
次に、前記２つの孔部の側壁にシリコン窒化膜のサイドウオールを形成した。次に、突出部の先端側のシリコン酸化膜をエッチング除去して、突出部の先端側を露出させた。
次に、突出部の先端側のシリコン上に選択エピタキシャル成長を行い、５０ｎｍの膜厚のシリコン領域からなる引き出し部を形成した。次に、引き出し部に３０ｋｅＶで３×１０１５／ｃｍ２だけ砒素注入を行い、その後、９００℃で１０秒の熱処理を行った。
【００７８】
次に、孔部を埋め、層間絶縁膜を覆うように、シリコン酸化膜からなる別の層間絶縁膜を形成した。次に、シリコン領域の一部を露出させるコンタクトホールを、層間絶縁膜および別の層間絶縁膜を貫くように設けた後、コンタクトホール内に、ＣＶＤ法により、膜厚５ｎｍのチタン膜、膜厚１０ｎｍの窒化チタン膜、膜厚５０ｎｍのタングステン膜をこの順序で積層した後、ＣＭＰ法により、タングステン膜側の表面を平坦化して形成して、第１のプラグ電極を形成した。
また、別のゲート電極の一部を露出させるコンタクトホールを、層間絶縁膜に設けた後、コンタクトホール内に、第１のプラグ電極と同様にして金属材料を充填して、第２のプラグ電極を形成した。さらにまた、基板の一面、すなわち、下部拡散層を露出させるコンタクトホールを、層間絶縁膜に設けた後、コンタクトホール内に、第１のプラグ電極と同様にして金属材料を充填して、第３のプラグ電極を形成した。
次に、別の層間絶縁膜上に膜厚５０ｎｍのタングステン膜を成膜した後、これを加工して配線として、ピラー型ＭＯＳトランジスタを備えた半導体装置（以下、実施例１の半導体装置）を製造した。
【００７９】
（実施例２〜５）
副表面面積／主表面面積の比（以下、面積比率）を、０．８（実施例２）、１．３（実施例３）、２．１（実施例４）、２．７（実施例５）と変えた他は実施例１と同様にして、実施例２〜５の半導体装置を製造した。なお、副表面面積は、（１１０）面および（１１１）面で構成される副表面の面積であり、主表面面積は、ピラー側面の（１００）面で構成される主表面の面積である（以下、同じ）。
【００８０】
＜ドレイン電流−ゲート電圧特性＞
図２１は、実施例１の半導体装置のドレイン電流−ゲート電圧特性を示すグラフである。電流−電圧特性の測定条件は、室温、Ｖｓｕｂ＝０Ｖ、ＶＤＳ＝１Ｖである。なお、Ｖｓｕｂは基板電位であり、ＶＤＳはソース・ドレイン電位である
図２１に示すように、実施例１の半導体装置では、ゲート電圧が約０Ｖから約０．４Ｖまではゲート電圧の増加につれてドレイン電流が急激に増加し、ゲート電圧が約０．４Ｖから約１．０Ｖまではドレイン電流はチャネル抵抗に応じて徐々に増加した。
【００８１】
図２２は、実施例１〜５の半導体装置の電流駆動能力（以下、ＯＮ電流）と面積比率との関係を示すグラフであって、ＯＮ電流の面積比率依存性を示すグラフである。
図２２に示すように、ＯＮ電流は、前記面積比率が大きくなると減少した。また、ＯＮ電流のばらつきは、前記面積比率が大きくなると大きくなった。
ＯＮ電流のばらつきの原因として、副表面の表面荒れが影響したと考察した。つまり、副表面では表面荒れが大きいので、副表面の面積が大きくなると、電流駆動能力の低下を引き起こし、ＯＮ電流を減少させるとともに、電流駆動能力をばらつかせ、ＯＮ電流のばらつきを引き起こしたと考察した。
副表面の面積がほぼゼロとなる点、すなわち、副表面の表面荒れの影響を無視できるときのＯＮ電流は、グラフから見積もると３６μＡとなった。
【００８２】
図２３は、実施例１〜５の半導体装置のゲートリーク電流と面積比率との関係を示すグラフであって、ゲートリーク電流の面積比率依存性を示すグラフである。
図２３に示すように、前記面積比率が０．１（副表面の面積が主表面の面積の１０％）以下の範囲では、ＯＮ電流低下率が大きく、前記面積比率の増加とともにゲートリーク電流は急減に低下する一方、前記面積比率が０．１（副表面の面積が主表面の面積の１０％）から０．３（副表面の面積が主表面の面積の３０％）の範囲では、ＯＮ電流低下率が小さく、ゲートリーク電流はほとんど低下しなかった。
【産業上の利用可能性】
【００８３】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備し、ピラー側面の形状荒れを抑制して、トランジスタ特性の劣化を抑制できるとともに、ゲート絶縁膜の信頼性を高められる半導体装置および半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００８４】
１…シリコンウエハ、２…ノッチ、３…ピラー、３ｃ…側面、４…ピラー、４ｃ…側面、７…突出部（ピラー）、７ｃ…側面、８ａ、８ｂ、８ｃ、８ｄ…主表面、９ａ、９ｂ、９ｃ、９ｄ…副表面、１１…基板、１１ａ…一面、１２…下部拡散層、１３…上部拡散層、１４…ゲート絶縁膜、１５…ゲート電極、１６…第３のプラグ電極、１６ｃ…孔部、１７…層間絶縁膜、１８…素子分離領域、１８ｃ…溝部、１９…第１のプラグ電極、１９ｃ…孔部、２０…ダミーピラー、２０ｃ…側面、２１…第２のプラグ電極、２１ｃ…孔部、２２…下部絶縁膜、２３…活性領域、２４…熱酸化膜（シリコン酸化膜）、２５…シリコン窒化膜、２６、２７ａ、２７ｂ…レジストマスク、２８…熱酸化膜（シリコン酸化膜）、２９…ＨＤＰ膜（シリコン酸化膜）、３１…窒化チタン膜、３２…タングステン膜、３４ａ、３４ｂ…サイドウオール、３５…引き出し部、３６、３７…層間絶縁膜、４７…突出部前駆体、４７ｃ…側面、４８ａ、４８ｂ、４８ｃ、４８ｄ…側面、４９ａ、４９ｂ、４９ｃ、４９ｄ…角部、５１、５２…ピラー型ＭＯＳトランジスタ、５５…別のゲート電極、５７…突出部形成用マスク、５７ａ…長辺、５７ｂ…短辺、５８…ダミーピラー形成用マスク、６０…孔部、６０ｃ…側壁、６１…孔部、６１ｃ…側壁、７７…チャネル、１０１、１０２…半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備し、ピラー側面の形状荒れを抑制して、トランジスタ特性の劣化を抑制できるとともに、ゲート絶縁膜の信頼性を高められる半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のピラー型ＭＯＳトランジスタには、平面視円形状および平面視四角形状のピラー形状を有するものが知られている。例えば、特許文献１の図１には平面視円形状のピラーを備えたピラー型ＭＯＳトランジスタが開示されており、特許文献２の図１には平面視四角形状のピラーを備えたピラー型ＭＯＳトランジスタが開示されている。
【０００３】
また、特許文献３は、半導体基板の面方位依存性評価方法及びそれを用いた半導体装置に関するものであり、（１１０）面が出現した角柱状シリコンピラーを面方位の評価に用いることが開示されており、平面視四角形状のピラー形状が記載されている。
【０００４】
ピラー型ＭＯＳトランジスタのピラーは、通常、円板状のシリコンウエハの一面側をエッチングして形成する。所定の位置に所定の大きさのピラーを形成するためには、エッチングマスクの位置合わせを正確に行うことを要する。
例えば、まず、マスクの位置合わせ用基準パターン（以下、基準パターン）を形成し、前記基準パターンをもとに次工程のフォトマスクの位置合せを行う。そして、前記基準パターンはシリコンウエハに設けたノッチを基準として形成する。
【０００５】
図２４は、シリコンウエハ上のピラーのレイアウトの一例を示す平面模式図である。
図２４に示すように、平面視円形状のシリコンウエハ１の外周の一部にノッチ２が設けられている。シリコンウエハ１の一面は（１００）面とされ、ノッチ２は＜１１０＞方向とされている。また、フォトマスクパターンのＸ方向ラインおよびＹ方向ラインが共に＜１１０＞方向に設定されている。
【０００６】
図２４に示すＸ方向ラインを境としてノッチ２と反対側の領域には、複数の平面視四角形状のピラー３が形成されている。平面視四角形状のピラー３の各辺は＜１１０＞方向となり、ピラー３の側面は｛１１０｝面となる。
また、Ｘ方向ラインを境としてノッチ２側の領域には、複数の平面視円形状のピラー４が形成されている。平面視円形状のピラー４の側面は種々の方位の面を有する。
【０００７】
図２５は、平面視円形状のピラー４の拡大模式図であって、図２５（ａ）は平面図であり、図２５（ｂ）は側面図である。
図２５（ａ）の点線は｛１１０｝面を示すラインであって、ピラー４の側面には｛１１０｝面がわずかに残されている。
ピラー４の形成後、ピラー４の底部にイオンを注入して下部拡散層を形成する際に、通常、ピラー４の側面にはイオンが注入されないように保護酸化膜である熱酸化膜を設ける。下部拡散層形成後、ゲート酸化を行うため熱酸化膜を除去する必要があるが、平面視円形状のピラー４の側面は種々の面方位を有しているので、薬液を用いて熱酸化膜の除去やゲート酸化前のピラー４の洗浄を実施すると、前記薬液にピラー４の｛１１０｝面が侵食される。そのため、図２５（ｂ）に示すように、ピラー４の側面４ｃは元の｛１１０｝面よりピラー４の中心軸側に削られて、その表面が凹凸状とされる。
【０００８】
図２６は、平面視四角状のピラー３の拡大模式図であって、図２６（ａ）は平面図であり、図２６（ｂ）は側面図である。
図２６（ａ）に示すように、ピラー３の側面には４つの｛１１０｝面が設けられている。また、平面視四角状のピラー３の側面３ｃは殆ど｛１１０｝面からなるので、ピラー３の形成後に、薬液を用いて熱酸化膜の除去やゲート酸化前のピラー３の洗浄を実施すると、前記薬液にピラー３の｛１１０｝面が侵食される。そのため、図２５（ｂ）に示すように、ピラー３の側面３ｃは元の｛１１０｝面よりピラー３の中心軸側に削られて、その表面が凹凸状とされる。
【０００９】
このように平面視円形状のピラー４および平面視四角状のピラー３のいずれの形状のピラーを用いても、薬液の侵食によりピラー３、４の側面３ｃ、４ｃは荒れて、その表面が凹凸状とされる。ピラー３、４の凹凸状とされた側面３ｃ、４ｃを覆うようにゲート酸化膜を形成した場合、ゲート酸化膜とピラー３、４との界面が凹凸状とされ、実効的なチャネル長を増加させる。これにより、ピラー型ＭＯＳトランジスタは、電流駆動能力の２０％〜３０％の低下を招き、ゲート酸化膜の信頼性を低下させる。
【００１０】
また、平面視四角状のピラー３の側面３ｃは｛１１０｝面であるので、ピラー３の角部はほぼ｛１００｝面となる。ピラー３に熱酸化膜からなるゲート酸化膜を形成すると、｛１１０｝面上の熱酸化速度よりも｛１００｝面上の熱酸化速度の方が遅いので、ピラー３の角部に形成されるゲート酸化膜の膜厚が、ピラー３の側面３ｃ上に形成されるゲート酸化膜の膜厚より薄くなる。これにより、ピラー３の角部でリーク電流が発生するおそれが生じる。特に、電流駆動能力を向上させるために、ピラー型ＭＯＳトランジスタのゲート酸化膜の膜厚を薄くした場合に、このおそれが高まる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２５０６５２号公報
【特許文献２】特開２００８−１４０９９６号公報
【特許文献３】特開２００３−００７７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ピラー（以下、突出部）の側面が凹凸状とされることにより、前記側面を覆うようにゲート酸化膜を形成したときに、実効的なチャネル長が増加して、ピラー型ＭＯＳトランジスタの電流駆動能力が低下するという課題があった。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、基板と、前記基板の一面から垂直方向に突出された突出部とを備え、前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなることを特徴とする。
【発明の効果】
【００１４】
上記の構成によれば、突出部の側面が凹凸状とされることを防止して、前記側面を覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタの電流駆動能力の低下を抑制できる半導体装置および半導体装置の製造方法を提供することができる。
【００１５】
本発明の半導体装置は、基板と、前記基板の一面から垂直方向に突出された突出部とを備え、前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなる構成なので、突出部の側面に発生する凹凸を最小限に抑え、前記側面を覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタの電流駆動能力の低下を抑制できる。また、副表面での電界集中を軽減して、ゲート絶縁膜のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置の一例を示す断面模式図である。
【図２】図１のＡ−Ａ’線の断面模式図である。
【図３】本発明の半導体装置の規格化応力および規格化電流駆動能力の面積比率依存性を示すグラフである。
【図４】本発明の半導体装置の別の一例を示す断面模式図である。
【図５】本発明の半導体装置の製造方法の一例を示す工程図であって、図５（ａ）は平面図であり、図５（ｂ）は図５（ａ）のＢ−Ｂ’線の断面図である。
【図６】本発明の半導体装置の製造方法の一例を示す工程図であって、図６（ａ）は平面図であり、図６（ｂ）は図６（ａ）のＣ−Ｃ’線の断面図である。
【図７】本発明の半導体装置の製造方法の一例を示す工程図であって、図７（ｂ）は図７（ａ）のＤ−Ｄ’線の断面図であり、図７（ｃ）は図７（ａ）のＥ−Ｅ’線の断面図である。
【図８】本発明の半導体装置の製造方法の一例を示す工程図であって、図８（ｂ）は図８（ａ）のＦ−Ｆ’線の断面図であり、図８（ｃ）は図８（ａ）のＧ−Ｇ’線の断面図である。
【図９】本発明の半導体装置の製造方法の一例を示す工程図であって、図９（ａ）は平面図であり、図９（ｂ）は図９（ａ）のＨ−Ｈ’線の断面図である。
【図１０】本発明の半導体装置の製造方法の一例を示す工程図であって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）のＩ−Ｉ’線の断面図である。
【図１１】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の半導体装置の製造方法の一例を示す工程図であって、図１２（ａ）は縦断面図であり、図１２（ｂ）は図１２（ａ）のＪ−Ｊ’線の断面図である。
【図１３】本発明の半導体装置の製造方法の一例を示す工程図であって、図１３（ａ）は縦断面図であり、図１３（ｂ）は図１３（ａ）のＫ−Ｋ’線の断面図である。
【図１４】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１５】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１６】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１７】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１８】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図１９】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図２０】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図２１】本発明の半導体装置のドレイン電流―ゲート電圧特性を示すグラフである。
【図２２】本発明の半導体装置のＯＮ電流の面積比率依存性を示すグラフである。
【図２３】本発明の半導体装置のゲートリーク電流の面積比率依存性を示すグラフである。
【図２４】シリコンウエハ上のピラーのレイアウトの一例を示す平面模式図である。
【図２５】平面視円形状のピラーの模式図であって、図２５（ａ）は平面図であり、図２５（ｂ）は側面図である。
【図２６】平面視四角形状のピラーの模式図であって、図２６（ａ）は平面図であり、図２６（ｂ）は側面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を実施するための形態について説明する。
（第１の実施形態）
＜半導体装置＞
まず、本発明の第１の実施形態である半導体装置について説明する。
図１は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
図１に示すように、本発明の実施形態である半導体装置１０１は、シリコンからなる半導体基板（以下、基板）１１と、基板１１の一面１１ａから突出された突出部７とを備えている。基板１１の一面１１ａは（１００）面とされている。
突出部７には、先端側の上部拡散層１３と、基端側の下部拡散層１２と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５とが形成されて、ピラー型ＭＯＳトランジスタ５１が構成されている。
下部拡散層１２および上部拡散層１３はそれぞれソース・ドレイン領域とされる。ピラー型ＭＯＳトランジスタ５１に所定の電圧を印加することにより、チャネル７７が突出部７の内部に基板１１の一面１１ａに対して垂直方向に形成される。
【００１８】
ピラー型ＭＯＳトランジスタ５１を覆うように層間絶縁膜１７が形成されている。
突出部７の基端側の下部拡散層１２を一部露出するように層間絶縁膜１７に孔部１６ｃが設けられ、孔部１６ｃを埋めるように第３のプラグ電極１６が形成されている。第３のプラグ電極１６により、下部拡散層１２への電位供給可能とされている。
また、突出部７の先端側の上部拡散層１３を一部露出するように層間絶縁膜１７に孔部１９ｃが設けられ、孔部１９ｃを埋めるように第１のプラグ電極１９が形成されている。第１のプラグ電極１９により、上部拡散層１３への電位供給可能とされている。
【００１９】
基板１１には溝部１８ｃが設けられている。溝部１８ｃにシリコン酸化物などの絶縁材料が充填されて、複数のピラー型ＭＯＳトランジスタ５１を互いに電気的に分離する素子分離領域１８が形成されている。
素子分離領域１８には、シリコン酸化物などの絶縁材料からなるダミーピラー２０が形成されている。また、ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面７ｃを覆うゲート電極１５と電気的に接続されている。
なお、ダミーピラー２０は、シリコン酸化物などの絶縁材料に限られるものではなく、シリコンなどの半導体材料を用いても構わない。また、別のゲート電極５５はゲート電極１５と分けて示したが、一体形成してもよい。
【００２０】
ダミーピラー２０の先端側に、別のゲート電極５５を一部露出するように層間絶縁膜１７に孔部２１ｃが設けられ、孔部２１ｃを埋めるように第２のプラグ電極２１が形成されている。第２のプラグ電極２１により、別のゲート電極５５を介して、ゲート電極１５への電位供給可能とされている。
【００２１】
基板１１の一面１１ａ上を覆うとともに、素子分離領域１８に充填された絶縁材料を覆うように、下部絶縁膜２２が形成されている。下部絶縁膜２２は、突出部７の基端側でゲート絶縁膜１４と接合されている。下部絶縁膜２２により、ゲート電極１５は下部拡散層１２と電気的に絶縁されている。
下部拡散層１２は、突出部７の基端側で、基板１１の一面１１ａ側に広がるように形成されている。下部拡散層１２下の基板１１にはウエル層（図示略）を介して電位供給可能とされている。
【００２２】
図２は、図１のＡ−Ａ’線の断面模式図である。なお、ここで、層間絶縁膜１７は省略して示している。
図２に示すように、突出部７は平面視八角形状であり、突出部７の側面７ｃは、それぞれ対向するように形成された４つの主表面８ａ、８ｂ、８ｃ、８ｄと、主表面８ａ、８ｂ、８ｃ、８ｄ間にそれぞれ形成された４つの副表面９ａ、９ｂ、９ｃ、９ｄとから構成されている。なお、主表面８ａ、８ｂ、８ｃ、８ｄは、＜１００＞方位に垂直な｛１００｝面で構成され、副表面９ａ、９ｂ、９ｃ、９ｄは、＜１１０＞方位に垂直な｛１１０｝面および｛１１１｝面で構成される。なお、突出部７の上面は基板１１の一面１１ａと同じ｛１００｝面である。
【００２３】
主表面８ａの幅ｌ１は、主表面８ｃの幅ｌ１とほぼ同一とされている。また、主表面８ｂの幅ｌ２は、主表面８ｄの幅ｌ２とほぼ同一とされており、幅ｌ２は幅ｌ１よりも短くされている。さらにまた、副表面９ａ、９ｂ、９ｃ、９ｄは、ほぼ同一の幅ｌ３とされており、幅ｌ３は幅ｌ２よりも短くされている。
主表面８ａ、８ｂ、８ｃ、８ｄと、副表面９ａ、９ｂ、９ｃ、９ｄの高さは同一とされている。そのため、主表面８ａの面積と主表面８ｃの面積はほぼ同一とされる。同様に、主表面８ｂの面積と主表面８ｄの面積はほぼ同一とされる。さらに、副表面９ａ、９ｂ、９ｃ、９ｄの面積はほぼ同一とされる。そして、主表面８ａ、８ｂ、８ｃ、８ｄおよび副表面９ａ、９ｂ、９ｃ、９ｄの中で最も面積が大きい面は主表面８ａ、８ｃとなり、最も面積が小さい面は副表面９ａ、９ｂ、９ｃ、９ｄとなる。
【００２４】
４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積は、４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲とすることが好ましい。主表面の合計の面積に対する副表面の合計の面積の比率（以下、面積比率）を１０％〜３０％の範囲とすることにより、主表面８ａ、８ｂ、８ｃ、８ｄより凹凸が発生しやすい副表面９ａ、９ｂ、９ｃ、９ｄの面積を小さくして、突出部７の側面７ｃに発生する凹凸を抑制することができる。
【００２５】
突出部７の側面７ｃを覆うようにゲート絶縁膜１４が形成されており、ゲート絶縁膜１４を覆うようにゲート電極１５が形成されている。そして、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２は、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４の膜厚ｄ１に比べて厚くされている。
このように、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２を、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４の膜厚ｄ１に比べて厚くすることが好ましい。副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４の膜厚ｄ２を厚くすることにより、凹凸が発生しやすい副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減することができ、ピラー型ＭＯＳトランジスタ５１の信頼性を向上できる。
【００２６】
突出部７に隣接して、平面視四角形状のダミーピラー２０が形成されている。ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面を覆うゲート電極１５と電気的に接続されている。
【００２７】
ダミーピラー２０と反対側に、突出部７と離間して、平面視円形状の第３のプラグ電極１６が形成されている。
なお、図２に示すように、平面視円形状の第１のプラグ電極１９は、突出部７と接するように形成される。また、平面視円形状の第２のプラグ電極２１は、ゲート電極５５一部接するように形成される。
【００２８】
図３は、本発明の実施形態である半導体装置１０１のピラー型ＭＯＳトランジスタ５１の規格化応力および規格化電流駆動能力と面積比率との関係を示すグラフであって、規格化応力および規格化電流駆動能力の面積比率依存性を示すグラフである。
図３に示すように、面積比率が０．１〜０．３の範囲内、すなわち、副表面の面積が主表面の面積の１０％〜３０％の範囲内とすることにより、規格化応力を１〜５の範囲とし、規格化電流駆動能力を０．９〜０．９８の範囲とすることができる。
面積比率を０．１未満とすると、副表面９ａ、９ｂ、９ｃ、９ｄを確認できる大きさとならず、もはや副表面９ａ、９ｂ、９ｃ、９ｄの面方位の議論ができないほど曲率が小さくなる。そのため、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減することができず、ゲート電極１５から副表面９ａ、９ｂ、９ｃ、９ｄに電界が集中し、ゲート電極１５からの応力が集中する。その結果、シリコンに結晶欠陥を発生させる確率が高まる。
面積比率を０．３超とすると、規格化電流駆動能力の低下を１０％以下に抑えることができない。その結果、素子特性ばらつきが許容できなくなる。
【００２９】
本発明の実施形態である半導体装置１０１は、基板１１と、基板１１の一面１１ａから垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層１３と、突出部７の基端側の下部拡散層１２と、突出部７の側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタ５１を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが、｛１００｝面からなる４つの主表面８ａ，８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ，８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の低下を抑制できる。また、ゲート絶縁膜１４のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【００３０】
本発明の実施形態である半導体装置１０１は、４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積が４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲である構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の低下を抑制できる。
【００３１】
本発明の実施形態である半導体装置１０１は、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４が、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４より厚い構成なので、側面７ｃを覆うようにゲート酸化膜１４を形成したときに、突出部７の側面７ｃの副表面９ａ、９ｂ、９ｃ、９ｄで発生する凹凸の影響を抑え、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減して、ピラー型ＭＯＳトランジスタ５１の電流駆動能力の信頼性を向上できる。
【００３２】
（第２の実施形態）
＜半導体装置＞
まず、本発明の第２の実施形態である半導体装置について説明する。
図４は、本発明の実施形態である半導体装置の別の一例を示す断面模式図である。なお、実施形態１で示した部材と同じ部材については同じ符号を付して示している。
図４に示すように、本発明の実施形態である半導体装置１０２は、基板１１と、基板１１の｛１００｝面からなる一面１１ａから垂直方向に突出された突出部７とを備えている。
突出部７には、先端側の上部拡散層１３と、基端側の下部拡散層１２と、側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５とが形成されて、ピラー型ＭＯＳトランジスタ５１が構成されている。ピラー型ＭＯＳトランジスタ５１に所定の電圧を印加することにより、チャネル７７が突出部７の内部に基板１１の一面１１ａに対して垂直方向に形成される。
【００３３】
ピラー型ＭＯＳトランジスタ５１を覆うように、層間絶縁膜３６、３７が積層されてなる層間絶縁膜１７が形成されている。
突出部７の基端側の下部拡散層１２を一部露出するように層間絶縁膜１７に孔部１６ｃが設けられ、孔部１６ｃを埋めるように第３のプラグ電極１６が形成されている。第３のプラグ電極１６により、下部拡散層１２への電位供給可能とされている。
【００３４】
突出部７の先端側に、エピタキシャル成長により形成されたシリコン領域からなる引き出し部３５が設けられている。
突出部７の先端側の引き出し部３５を一部露出するように層間絶縁膜１７に孔部１９ｃが設けられ、孔部１９ｃを埋めるように第１のプラグ電極１９が形成されている。第１のプラグ電極１９により、引き出し部３５を介して、上部拡散層１３への電位供給可能とされている。
【００３５】
引き出し部３５を囲むようにサイドウオール３４ａが設けられている。また、ダミーピラー２０の先端側にもサイドウオール３４ｂが設けられている。サイドウオール３４ａ、３４ｂは強度の高いシリコン窒化膜などからなり、半導体装置の剛性を高めることができる。
【００３６】
基板１１には溝部１８ｃが設けられている。溝部１８ｃにシリコン酸化物などの絶縁材料が充填されて、複数のピラー型ＭＯＳトランジスタ５１を互いに電気的に分離する素子分離領域１８が形成されている。
素子分離領域１８には、ダミーピラー２０が形成されている。ダミーピラー２０の側面２０ｃを覆うように別のゲート電極５５が形成されている。別のゲート電極５５は、突出部７の側面７ｃを覆うゲート電極１５と電気的に接続されている。
ダミーピラー２０の先端側に、別のゲート電極５５を一部露出するように層間絶縁膜１７に孔部２１ｃが設けられ、孔部２１ｃを埋めるように第２のプラグ電極２１が形成されている。第２のプラグ電極２１により、別のゲート電極５５を介して、ゲート電極１５への電位供給可能とされている。
【００３７】
基板１１の一面１１ａ上を覆うように、シリコン酸化膜２８、２９が積層されてなる下部絶縁膜２２が形成されている。そして、下部絶縁膜２２を構成するシリコン酸化膜２９は、素子分離領域１８に充填された絶縁材料を覆っている。
また、下部絶縁膜２２は、突出部７の基端側でゲート絶縁膜１４と接合されている。下部絶縁膜２２により、ゲート電極１５は下部拡散層１２と電気的に絶縁されている。
下部拡散層１２は、突出部７の基端側で、基板１１の一面１１ａ側に広がるように形成されているとともに、第１の実施形態よりも、突出部７の内部側に広がるように形成されている。下部拡散層１２下の基板１１にはウエル層（図示略）を介して電位供給可能とされている。
【００３８】
ゲート電極１５は、突出部７の側面７ｃを覆うように形成された略筒状の窒化チタン膜３１と、窒化チタン膜３１を覆うように形成された筒状のタングステン膜３２とから構成されている。窒化チタン膜３１の基板１１側は、下部絶縁膜２２上を部分的に覆うように断面視略Ｌ字状とされている。
別のゲート電極５５は、ダミーピラー２０の側面２０ｃを覆うように形成された略筒状の窒化チタン膜３１と、窒化チタン膜３１を覆うように形成された筒状のタングステン膜３２とから構成されている。窒化チタン膜３１の基板１１側は、下部絶縁膜２２上を部分的に覆うように断面視略Ｌ字状とされている。
【００３９】
＜半導体装置の製造方法＞
次に、本発明の実施形態である半導体装置の製造方法の一例について説明する。図５〜２０は、本発明の実施形態である半導体装置１０２の製造方法の一例を示す工程図である。
図５は、基板１１に活性領域２３を形成した時点の工程図であって、図５（ａ）が平面図であり、図５（ｂ）が図５（ａ）のＢ−Ｂ’線の断面図である。
まず、エッチング法などを用いて、基板１１の所定の領域に溝部１８ｃを形成する。基板１１としては、例えば、ｐ型シリコン基板を用い、溝部１８ｃの深さは、例えば、３００ｎｍとする。
次に、溝部１８ｃにシリコン酸化膜などの絶縁材料を充填して、図５に示す素子分離領域１８を形成する。
次に、素子分離領域１８により区画された領域の基板１１に、ボロン濃度がほぼ２×１０１７／ｃｍ３となるように、基板１１の一面１１ａから５００ｎｍ程度の深さまでイオン注入を行い、素子分離領域１８により区画された領域を活性領域２３とする。
【００４０】
次に、熱酸化法により、活性領域２３の基板１１の一面１１ａ上に、厚さ５ｎｍ程度のシリコン酸化膜からなる熱酸化膜２４を形成する。
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、熱酸化膜２４および素子分離領域１８を覆うように、厚さ１００ｎｍ程度のシリコン窒化膜２５を形成する。
【００４１】
図６は、基板１１にシリコン窒化膜２５を形成した時点の工程図であって、図６（ａ）が平面図であり、図６（ｂ）が図６（ａ）のＣ−Ｃ’線の断面図である。
次に、シリコン窒化膜２５を覆うようにレジストを塗布し、これを乾燥した後、所定のマスクを用いて露光して、ライン状のレジストマスク２６を形成する。
【００４２】
図７は、レジストマスク２６を形成した時点の工程図であって、図７（ａ）が平面図であり、図７（ｂ）が図７（ａ）のＤ−Ｄ’線の断面図であり、図７（ｃ）が図７（ａ）のＥ−Ｅ’線の断面図である。なお、レジストマスク２６のラインは、シリコンウエハの＜１００＞方向（以下、Ｘ方向）に沿って形成する。
次に、レジストマスク２６を用いて、シリコン窒化膜２５の露出部分を熱酸化膜２４が露出するまでドライエッチングする。
次に、レジストマスク２６を除去して、図８に示すライン状のシリコン窒化膜２５を形成する。
【００４３】
図８は、ライン状のシリコン窒化膜２５を形成した時点の工程図であって、図８（ａ）が平面図であり、図８（ｂ）が図８（ａ）のＦ−Ｆ’線の断面図であり、図８（ｃ）が図８（ａ）のＧ−Ｇ’線の断面図である。
次に、熱酸化膜２４およびシリコン窒化膜２５を覆うようにレジストを塗布し、これを乾燥した後、所定のマスクを用いて露光して、ライン幅の異なる２本のライン状のレジストマスク２７ａ、２７ｂを形成する。
【００４４】
図９は、レジストマスク２７ａ、２７ｂを形成した時点の工程図であって、図９（ａ）が平面図であり、図９（ｂ）が図９（ａ）のＨ−Ｈ’線の断面図である。なお、これらのレジストマスク２７ａ、２７ｂのラインは前記Ｘ方向に垂直な方向、すなわち、Ｙ方向に沿って形成する。なお、前記Ｙ方向もシリコンウエハの＜１００＞方向となる。
次に、これらのレジストマスク２７ａ、２７ｂを用いて、熱酸化膜２４を露出するまで、シリコン窒化膜２５をドライエッチングする。
次に、レジストマスク２７ａ、２７ｂを除去する。
次に、シリコン酸化膜２４を除去して、基板１１の一面１１ａを露出する。
【００４５】
図１０は、シリコン酸化膜２４を除去した時点の工程図であって、図１０（ａ）が平面図であり、図１０（ｂ）が図１０（ａ）のＩ−Ｉ’線の断面図である。
図１０に示すように、活性領域２３には、平面視四角形状のシリコン窒化膜２５からなる突出部形成用マスク５７が残され、素子分離領域１８には、平面視正方形状のシリコン窒化膜２５からなるダミーピラー形成用マスク５８が残される。
突出部形成用マスク５７の各辺は、＜１００＞方向に垂直とされている。例えば、突出部形成用マスク５７の長辺５７ａの長さを７０ｎｍとし、短辺５７ｂの長さを５０ｎｍとする。また、ダミーピラー形成用マスク５８の各辺の長さを５０ｎｍとする。
なお、ダミーピラー形成用マスク５８を平面視略正方形状としているが、これに限られるわけではなく、平面視四角形状でも平面視円形状であってもよい。また、平面視四角形状の場合でも、各辺の方向を自由に選ぶことができ、各辺の方向を＜１００＞方向に垂直な方向にそろえなくてもよい。
【００４６】
次に、ダミーピラー形成用マスク５８を用いて、素子分離領域１８のシリコン酸化膜からなる絶縁材料をドライエッチングして、図１１に示すように、シリコン酸化膜からなるダミーピラー２０を形成する。ダミーピラー２０の高さは、例えば、１５０ｎｍとする。なお、ダミーピラー２０の先端側には、ダミーピラー形成用マスク５８が残されている。
なお、このドライエッチングの際、基板１１のシリコンはエッチングされない。そのため、活性領域２３では、基板１１の一面１１ａ上に、シリコン酸化膜２４およびシリコン窒化膜２５からなる突出部形成用マスク５７がこの順序で積層されたまま残されている。
【００４７】
次に、突出部形成用マスク５７を用いて、活性領域２３の基板１１のシリコンを一面１１ａから垂直方向にドライエッチングして、突出部前駆体４７を形成する。突出部前駆体４７の高さは、例えば、１５０ｎｍとする。
図１２は突出部前駆体４７を形成した時点の工程図であって、図１２（ａ）は断面図であり、図１２（ｂ）は、図１２（ａ）のＪ−Ｊ’線の断面図である。
図１２（ｂ）に示すように、突出部前駆体４７は平面視四角形状であり、突出部前駆体４７の側面４７ｃは、｛１００｝面からなり、それぞれ対向するように形成された４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄからなる。
なお、このドライエッチングの際、シリコン酸化膜はエッチングされない。そのため、素子分離領域１８では、溝部１８ｃに埋められた絶縁材料と、ダミーピラー２０と、ダミーピラー形成用マスク５８が積層されたまま残されている。
【００４８】
次に、熱酸化法により、シリコンの露出面である突出部前駆体４７の側面４７ｃと基板１１の一面１１ａを熱酸化して、シリコン酸化膜からなる熱酸化膜２８を形成する。
図１３は、熱酸化膜２８を形成した時点の工程図であって、図１３（ａ）は断面図であり、図１３（ｂ）は、図１３（ａ）のＫ−Ｋ’線の断面図である。なお、図１３（ｂ）では、基板１１の一面１１ａ上の記載を省略している。
熱酸化することにより、突出部７の側面７ｃで、｛１００｝面からなる４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄ上には、｛１００｝面からなる主表面８ａ、８ｂ、８ｃ、８ｄがほぼ同じ厚さで形成される。
また、｛１００｝面が交差する角部４９ａ、４９ｂ、４９ｃ、４９ｄには、＜１１０＞方向にほぼ垂直な副表面９ａ、９ｂ、９ｃ、９ｄが現れる。
【００４９】
なお、同じ条件で熱酸化を行っても、｛１００｝面上に形成される熱酸化膜よりも、｛１１０｝面または｛１１１｝面の方が熱酸化されやすく、熱酸化されるシリコンの深さが深くなるので、｛１１０｝面および｛１１１｝面からなる副表面９ａ、９ｂ、９ｃ、９ｄに形成される熱酸化膜の厚さは、主表面８ａ、８ｂ、８ｃ、８ｄに形成される熱酸化膜の厚さよりも厚くなる。
図１３（ｂ）に示すように、熱酸化法でシリコン表面を熱酸化することにより、平面視四角形状の突出部前駆体４７は平面視八角形状の突出部７とされ、突出部前駆体４７の側面４７ｃは突出部７の側面７ｃとされる。
【００５０】
主表面８ａ、８ｂ、８ｃ、８ｄ上の熱酸化膜２８の厚さは、例えば、｛１００｝面上で１０ｎｍ程度とする。その場合、突出部７の側面７ｃの長辺をなす主表面８ａ、８ｃの幅ｌ４は約６０ｎｍとなり、短辺をなす主表面８ｂ、８ｄの幅ｌ５は約４０ｎｍとなる。
また、副表面９ａ、９ｂ、９ｃ、９ｄの幅は、例えば、２ｎｍ程度とする。その場合、例えば、副表面９ａ、９ｂ、９ｃ、９ｄに形成される熱酸化膜２８の厚さは、＜１１０＞方向に１５ｎｍ程度となる。
【００５１】
次に、突出部７の基端側の基板１１の一面１１ａに砒素注入を行って、下部拡散層１２を形成する。前記砒素注入は、例えば、１０ｋｅＶのエネルギーで１×１０１５／ｃｍ２だけ行い、その後、９００℃で約１０秒間熱処理を行う。
次に、図１４に示すように、ＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）法により、熱酸化膜２８を介して下部拡散層１２を覆うようにシリコン酸化膜からなるＨＤＰ膜２９を形成する。ＨＤＰ膜２９の厚さは、例えば、３０ｎｍとする。これにより、熱酸化膜２８とＨＤＰ膜２９とが積層されてなる下部絶縁膜２２が形成される。
【００５２】
次に、ウエットエッチング法により、バッファードフッ酸を用いて、突出部７の側面７ｃの熱酸化膜２８を除去する。エッチング深さは、副表面９ａ、９ｂ、９ｃ、９ｄ上に形成された１５ｎｍ程度の厚さの熱酸化膜２８を３０％程度オーバーエッチングする深さとする。これにより、突出部７の側面７ｃの熱酸化膜２８を完全に除去できる。
なお、前記オーバーエッチングの深さは、バッファードフッ酸での処理時間や処理温度などを調整して設定する。例えば、バッファードフッ酸での処理時間を調整して、副表面９ａ、９ｂ、９ｃ、９ｄの＜１１０＞方向に垂直な面の辺の長さをおよそ５ｎｍとすると、突出部７の側面７ｃの長辺をなす主表面８ａ、８ｃの幅が５５ｎｍ程度、短辺をなす主表面８ｂ、８ｄの幅が３５ｎｍ程度となる。これにより、（１１０）面および（１１１）面で構成される副表面９ａ、９ｂ、９ｃ、９ｄの面積を、突出部７の側面７ｃの（１００）面で構成される主表面８ａ、８ｂ、８ｃ、８ｄの面積の約１１％とすることができる。なお、突出部７を５０ｎｍ角の平面視正方形状に形成した場合には、副表面９ａ、９ｂ、９ｃ、９ｄの面積を、主表面８ａ、８ｂ、８ｃ、８ｄの面積の約１４％とすることができる。
【００５３】
次に、図１５に示すように、熱酸化法により、突出部７の側面７ｃにシリコン酸化膜からなるゲート酸化膜１４を形成する。ゲート酸化膜１４の厚さは、例えば、３ｎｍとする。
【００５４】
次に、ゲート酸化膜１４の表面の窒素濃度が１５％となるようなアンモニア雰囲気にして、ゲート酸化膜１４の表面を窒化する。
次に、ＣＶＤ法により、突出部７の側面７ｃ、ダミーピラー２０の側面２０ｃおよび下部絶縁膜２２の一面２２ａを覆うように、窒化チタン膜３１を堆積する。窒化チタン膜３１の膜厚は、例えば、５ｎｍとする。
次に、ＣＶＤ法により、窒化チタン膜３１を覆うようにタングステン膜３２を堆積する。タングステン膜３２の膜厚は、例えば、３５ｎｍとする。
【００５５】
次に、突出部７とダミーピラー２０の周りのタングステン膜３２および窒化チタン膜３１を残し、それ以外のタングステン膜３２および窒化チタン膜３１を除去するようにエッチバックする。これにより、図１６に示すように、突出部７の側面７ｃの側面７ｃに残されたサイドウオール状のゲート電極１５と、ダミーピラー２０の側面２０ｃに残されたサイドウオール状の別のゲート電極５５を形成できる。ゲート電極１５および別のゲート電極５５はそれぞれ、タングステン膜３２と窒化チタン膜３１とからなり、一体形成されたものである。
【００５６】
次に、ＣＶＤ法により、突出部形成用マスク５７のおよびダミーピラー形成用マスク５８を覆うように、基板１１の一面１１ａ側にシリコン酸化膜からなる層間絶縁膜３６を堆積する。
次に、図１７に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、突出部形成用マスク５７およびダミーピラー形成用マスク５８を露出させるまで、層間絶縁膜３６を平坦化する。
【００５７】
次に、層間絶縁膜３３を平坦化して露出させた突出部形成用マスク５７およびダミーピラー形成用マスク５８を、それぞれ熱燐酸により除去する。これにより、突出部７上に孔部６０が形成され、ダミーピラー２０上に別の孔部６１が形成される。
次に、図１８に示すように、突出部７の先端側に砒素注入して、上部拡散層１３を形成する。前記砒素注入は、例えば、１０ｋｅＶで１×１０１３／ｃｍ２だけ行う。
【００５８】
次に、孔部６０の側壁６０ｃおよび別の孔部６１の側壁６１ｃにそれぞれシリコン窒化膜からなるサイドウオール３４ａ、３４ｂを形成する。
次に、図１９に示すように、突出部７の先端側のシリコン酸化膜２４をエッチング除去して、突出部７の先端側を露出させる。
【００５９】
次に、突出部７の先端側のシリコン上にシリコンの選択エピタキシャル成長を行って、シリコン領域からなる引き出し部３５を形成する。引き出し部３５の膜厚は、例えば、５０ｎｍとする。
次に、図２０に示すように、引き出し部３５に砒素注入を行う。前記砒素注入は、３０ｋｅＶで３×１０１５／ｃｍ２だけ行い、その後、９００℃で１０秒の熱処理を行う。引き出し部３５は、上部拡散層１３を引き出して形成された部分として使用できることができる。
【００６０】
次に、孔部６０および別の孔部６１を埋め、さらに層間絶縁膜３６を覆うように、シリコン酸化膜からなる層間絶縁膜３７を堆積する。これにより、層間絶縁膜３６、３７が積層されてなる層間絶縁膜１７を形成する。
次に、層間絶縁膜３６上にレジストを塗布して乾燥させた後、所定のフォトリソグラフィ法を用いて、所定の位置に所定の大きさの孔を開口したマスクを形成する。
前記マスクを介して、層間絶縁膜１７のエッチングを行い、第１の孔部（以下、コンタクトホール）１９ｃ、第２の孔部（以下、コンタクトホール）２１ｃおよび第３の孔部（以下、コンタクトホール）１６ｃを設ける。
【００６１】
第１のコンタクトホール１９ｃは、層間絶縁膜１７を貫通して、シリコン領域からなる引き出し部３５を露出させる孔である。また、第２のコンタクトホール２１ｃは、別のゲート電極５５の一部を露出させる孔である。さらにまた、第３のコンタクトホール１６ｃは、下部拡散層１２が形成された基板１１の一面１１ａを露出させる孔である。
【００６２】
次に、ＣＶＤ法により、第１のコンタクトホール１９ｃ内、第２のコンタクトホール２１ｃ内および第３のコンタクトホール１６ｃ内をそれぞれ充填するように、膜厚５ｎｍのチタン膜、膜厚１０ｎｍの窒化チタン膜、膜厚５０ｎｍのタングステン膜をこの順序で積層する。
次に、前記マスクを除去した後、ＣＭＰ法により、タングステン膜表面を平坦化して、第１のプラグ電極１９、第２のプラグ電極２１および第３のプラグ電極１６を形成して、図４に示すピラー型ＭＯＳトランジスタ５２を具備した半導体装置１０２を製造する。
なお、層間絶縁膜１７上に、例えば、膜厚５０ｎｍのタングステン膜を形成した後、これを加工した配線を形成してもよい。
【００６３】
本発明の実施形態である半導体装置１０２は、基板１１と、基板１１の一面１１ａから垂直方向に突出された突出部７とを備え、突出部７の先端側の上部拡散層１３と、突出部７の基端側の下部拡散層１２と、前記突出部７の側面７ｃを覆うゲート絶縁膜１４と、ゲート絶縁膜１４を覆うゲート電極１５と、を有し、チャネル７７が前記垂直方向となるピラー型ＭＯＳトランジスタ５２を具備し、突出部７が平面視八角形状であり、突出部７の側面７ｃが、｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。また、ゲート絶縁膜１４のリーク電流の増加を招くことなく、かつ、ＯＮ電流の低下を防止できる。その結果、低リーク電流で高電流駆動能力のピラー型ＭＯＳトランジスタを提供できる。
【００６４】
本発明の実施形態である半導体装置１０２は、４つの副表面９ａ、９ｂ、９ｃ、９ｄの合計の面積が４つの主表面８ａ、８ｂ、８ｃ、８ｄの合計の面積の１０％〜３０％の範囲である構成なので、突出部７の側面７ｃに発生する凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６５】
本発明の実施形態である半導体装置１０２は、副表面９ａ、９ｂ、９ｃ、９ｄ上のゲート絶縁膜１４が、主表面８ａ、８ｂ、８ｃ、８ｄ上のゲート絶縁膜１４より厚い構成なので、側面７ｃを覆うようにゲート酸化膜１４を形成したときに、突出部７の側面７ｃの副表面９ａ、９ｂ、９ｃ、９ｄで発生する凹凸の影響を抑え、副表面９ａ、９ｂ、９ｃ、９ｄでの電界集中を軽減して、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の信頼性を向上できる。
【００６６】
本発明の実施形態である半導体装置１０２の製造方法は、基板１１の一面１１ａを一面１１ａから垂直方向にエッチングして、｛１００｝面からなる４つの側面４８ａ、４８ｂ、４８ｃ、４８ｄを有する平面視四角形状の突出部前駆体４７を形成する工程と、突出部前駆体４７の側面４７ｃに熱酸化膜２８を形成後、熱酸化膜２８を除去して、側面７ｃに｛１００｝面からなる４つの主表面８ａ、８ｂ、８ｃ、８ｄと、｛１１０｝面および｛１１１｝面からなり、主表面８ａ、８ｂ、８ｃ、８ｄよりも面積が小さい４つの副表面９ａ、９ｂ、９ｃ、９ｄとからなる平面視八角形状の突出部７を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑えることができる。これにより、側面７ｃを覆うようにゲート酸化膜１４を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６７】
本発明の実施形態である半導体装置１０２の製造方法は、熱酸化膜２８の除去をウエットエッチングで行う構成なので、突出部７の側面７ｃの凹凸を最小限に抑えることができる。
【００６８】
本発明の実施形態である半導体装置１０２の製造方法は、突出部前駆体４７を平面視八角形状の突出部７とした後、前記突出部７の側面７ｃを覆うようにゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４を覆うようにゲート電極１５を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【００６９】
本発明の実施形態である半導体装置１０２の製造方法は、熱酸化膜２８を形成後、突出部前駆体４７の基端側にイオン注入して下部拡散層１２を形成する工程と、ゲート電極１５を形成後、突出部７の先端側にイオン注入して上部拡散層１３を形成する工程と、を有する構成なので、突出部７の側面７ｃの凹凸を最小限に抑え、側面７ｃを覆うようにゲート酸化膜を形成しても実効的なチャネル長を増加させず、ピラー型ＭＯＳトランジスタ５２の電流駆動能力の低下を抑制できる。
【実施例】
【００７０】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
まず、エッチング法などを用いて、ｐ型シリコン基板の所定の領域に３００ｎｍの深さの溝部を形成した。次に、前記溝部にシリコン酸化膜などの絶縁材料を充填して、素子分離領域を形成した。次に、基板の表面から５００ｎｍ程度の深さまで、ボロン濃度がほぼ２×１０１７／ｃｍ３となるようにイオン注入を行い、活性領域を形成した。
次に、熱酸化法により、活性領域の基板の表面に、厚さ５ｎｍのシリコン酸化膜を形成した。次に、ＣＶＤ法により、シリコン酸化膜および素子分離領域を覆うように、厚さ１００ｎｍのシリコン窒化膜を形成した。
【００７１】
次に、シリコン窒化膜を覆うようにレジストを塗布した後、リソグラフィー法により、＜１００＞方向であるＸ方向に伸びたライン状のレジストマスクを形成した。次に、前記レジストマスクを用いて、シリコン窒化膜をドライエッチングした。次に、前記レジストマスクを除去した。
次に、リソグラフィー法により、Ｘ方向に垂直で、＜１００＞方向であるＹ方向に、幅の異なる２本のライン状のレジストマスクを形成した。次に、これらのレジストマスクを用いて、シリコン窒化膜をエッチング加工した。次に、活性領域のシリコン酸化膜を除去して、基板のシリコン表面を露出した。
【００７２】
次に、レジストマスクを除去した。これにより、活性領域に、＜１００＞方向に垂直な４つの辺を有し、長辺が７０ｎｍ、短辺が５０ｎｍの平面視四角形状のシリコン窒化膜からなる突出部形成用マスクを形成した。同時に、素子分離領域に、一辺が５０ｎｍの平面視正方形状のシリコン窒化膜からなるダミーピラー形成用マスクを形成した。
次に、ダミーピラー形成用マスクを用いて、素子分離領域のシリコン酸化膜からなる絶縁材料をドライエッチングした。これにより、素子分離領域に、シリコン酸化膜からなり、１５０ｎｍの高さのダミーピラーを形成した。
次に、突出部形成用マスクを用いて、活性領域のシリコンをドライエッチングして、１５０ｎｍの高さの突出部前駆体を形成した。
【００７３】
次に、熱酸化法により、シリコンの露出面を酸化した。これにより、突出部前駆体の側面および基板の一面に、１０ｎｍの厚さのシリコン酸化膜を形成した。
熱酸化法により、突出部前駆体の側面の｛１１０｝面からなる主表面上にシリコン酸化膜（熱酸化膜）を１０ｎｍの厚さで形成した。
その結果、突出部の側面の長辺をなす主表面の幅は約６０ｎｍで、短辺をなす主表面の幅は約４０ｎｍとなり、｛１１０｝面同士が交差する角部では、辺の＜１１０＞方向にほぼ垂直な面、すなわち、副表面が２ｎｍ程度の幅で現れた。その結果、平面視四角状の突出部前駆体は、平面視八角形状の突出部とされた。なお、この副表面に形成されたシリコン酸化膜の厚さは、＜１１０＞方向に１５ｎｍ程度であった。
【００７４】
次に、突出部の基端側の基板の一面側の領域に、砒素の注入を行って、下部拡散層を形成する。前記砒素注入は、例えば、１０ｋｅＶのエネルギーで１×１０１５／ｃｍ２だけ行い、その後、９００℃で約１０秒間熱処理を行った。
次に、ＨＤＰ法により、下部拡散層の上面側を、シリコン酸化膜を介して覆うように、３０ｎｍの膜厚のシリコン酸化膜を形成した。
次に、バッファードフッ酸により、突出部の側面のシリコン酸化膜を除去した。このとき、副表面上のシリコン酸化膜も完全に除去するように、副表面上に形成された約１６ｎｍの厚さのシリコン酸化膜を３０％程度オーバーエッチングした。
なお、バッファードフッ酸での処理の時間を調整して、また、シリコンのエッチング速度の遅い｛１１１｝面が出現して辺の長さが大きくなりすぎないようにして、｛１００｝面の交差する角部で＜１１０＞方向に垂直な面の辺の長さをおよそ５ｎｍとした。これにより、ゲート酸化膜を形成すると、＜１００＞方向に垂直な面の辺の長さは、長辺が５５ｎｍ程度、短辺が３５ｎｍ程度となり、＜１１０＞方向に垂直な面の辺の長さはおよそ５ｎｍとなった。そして、｛１１０｝面および｛１１１｝面で構成される副表面の面積は、突出部７の側面７ｃの｛１００｝面で構成される主表面の面積の約１１％となった。
【００７５】
次に、熱酸化法により、突出部の側面に、３ｎｍの膜厚のゲート酸化膜を形成した。
次に、アンモニア雰囲気でゲート酸化膜の表面の窒素濃度が１５％となるようにして、ゲート酸化膜の表面を窒化した。
次に、ＣＶＤ法により、突出部の側面、ダミーピラーの側面およびシリコン酸化膜の表面を覆うように、約５ｎｍの膜厚の窒化チタン膜を堆積した。次に、ＣＶＤ法により、窒化チタン膜を覆うように、約３５ｎｍの膜厚のタングステン膜を堆積した。
次に、タングステン膜３２および窒化チタン膜３１をエッチバックした。これにより、突出部の側面に、タングステン膜と窒化チタン膜とからなるサイドウオール状のゲート電極を形成するとともに、ダミーピラーの側面に、タングステン膜と窒化チタン膜とからなるサイドウオール状の別のゲート電極を形成した。
【００７６】
次に、ＣＶＤ法により、突出部の突出部形成用マスクのおよびダミーピラーのダミーピラー形成用マスクを覆うように、基板の一面側にシリコン酸化膜からなる層間絶縁膜を堆積した。次に、ＣＭＰ法により、層間絶縁膜を平坦化して、突出部形成用マスクおよびダミーピラー形成用マスクを露出させた。
次に、上記平坦化により露出させた突出部形成用マスクおよびダミーピラー形成用マスクをそれぞれ熱燐酸により除去した。これにより、突出部の先端側と、ダミーピラーの先端側にそれぞれ孔部を形成した。次に、突出部の先端側のみに１０ｋｅＶで１×１０１３／ｃｍ２だけ砒素を注入して、上部拡散層を形成した。
【００７７】
次に、前記２つの孔部の側壁にシリコン窒化膜のサイドウオールを形成した。次に、突出部の先端側のシリコン酸化膜をエッチング除去して、突出部の先端側を露出させた。
次に、突出部の先端側のシリコン上に選択エピタキシャル成長を行い、５０ｎｍの膜厚のシリコン領域からなる引き出し部を形成した。次に、引き出し部に３０ｋｅＶで３×１０１５／ｃｍ２だけ砒素注入を行い、その後、９００℃で１０秒の熱処理を行った。
【００７８】
次に、孔部を埋め、層間絶縁膜を覆うように、シリコン酸化膜からなる別の層間絶縁膜を形成した。次に、シリコン領域の一部を露出させるコンタクトホールを、層間絶縁膜および別の層間絶縁膜を貫くように設けた後、コンタクトホール内に、ＣＶＤ法により、膜厚５ｎｍのチタン膜、膜厚１０ｎｍの窒化チタン膜、膜厚５０ｎｍのタングステン膜をこの順序で積層した後、ＣＭＰ法により、タングステン膜側の表面を平坦化して形成して、第１のプラグ電極を形成した。
また、別のゲート電極の一部を露出させるコンタクトホールを、層間絶縁膜に設けた後、コンタクトホール内に、第１のプラグ電極と同様にして金属材料を充填して、第２のプラグ電極を形成した。さらにまた、基板の一面、すなわち、下部拡散層を露出させるコンタクトホールを、層間絶縁膜に設けた後、コンタクトホール内に、第１のプラグ電極と同様にして金属材料を充填して、第３のプラグ電極を形成した。
次に、別の層間絶縁膜上に膜厚５０ｎｍのタングステン膜を成膜した後、これを加工して配線として、ピラー型ＭＯＳトランジスタを備えた半導体装置（以下、実施例１の半導体装置）を製造した。
【００７９】
（実施例２〜５）
副表面面積／主表面面積の比（以下、面積比率）を、０．８（実施例２）、１．３（実施例３）、２．１（実施例４）、２．７（実施例５）と変えた他は実施例１と同様にして、実施例２〜５の半導体装置を製造した。なお、副表面面積は、（１１０）面および（１１１）面で構成される副表面の面積であり、主表面面積は、ピラー側面の（１００）面で構成される主表面の面積である（以下、同じ）。
【００８０】
＜ドレイン電流−ゲート電圧特性＞
図２１は、実施例１の半導体装置のドレイン電流−ゲート電圧特性を示すグラフである。電流−電圧特性の測定条件は、室温、Ｖｓｕｂ＝０Ｖ、ＶＤＳ＝１Ｖである。なお、Ｖｓｕｂは基板電位であり、ＶＤＳはソース・ドレイン電位である
図２１に示すように、実施例１の半導体装置では、ゲート電圧が約０Ｖから約０．４Ｖまではゲート電圧の増加につれてドレイン電流が急激に増加し、ゲート電圧が約０．４Ｖから約１．０Ｖまではドレイン電流はチャネル抵抗に応じて徐々に増加した。
【００８１】
図２２は、実施例１〜５の半導体装置の電流駆動能力（以下、ＯＮ電流）と面積比率との関係を示すグラフであって、ＯＮ電流の面積比率依存性を示すグラフである。
図２２に示すように、ＯＮ電流は、前記面積比率が大きくなると減少した。また、ＯＮ電流のばらつきは、前記面積比率が大きくなると大きくなった。
ＯＮ電流のばらつきの原因として、副表面の表面荒れが影響したと考察した。つまり、副表面では表面荒れが大きいので、副表面の面積が大きくなると、電流駆動能力の低下を引き起こし、ＯＮ電流を減少させるとともに、電流駆動能力をばらつかせ、ＯＮ電流のばらつきを引き起こしたと考察した。
副表面の面積がほぼゼロとなる点、すなわち、副表面の表面荒れの影響を無視できるときのＯＮ電流は、グラフから見積もると３６μＡとなった。
【００８２】
図２３は、実施例１〜５の半導体装置のゲートリーク電流と面積比率との関係を示すグラフであって、ゲートリーク電流の面積比率依存性を示すグラフである。
図２３に示すように、前記面積比率が０．１（副表面の面積が主表面の面積の１０％）以下の範囲では、ＯＮ電流低下率が大きく、前記面積比率の増加とともにゲートリーク電流は急減に低下する一方、前記面積比率が０．１（副表面の面積が主表面の面積の１０％）から０．３（副表面の面積が主表面の面積の３０％）の範囲では、ＯＮ電流低下率が小さく、ゲートリーク電流はほとんど低下しなかった。
【産業上の利用可能性】
【００８３】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、特に、チャネルが基板表面に対して垂直方向となるピラー型ＭＯＳトランジスタを具備し、ピラー側面の形状荒れを抑制して、トランジスタ特性の劣化を抑制できるとともに、ゲート絶縁膜の信頼性を高められる半導体装置および半導体装置の製造方法に関するものであり、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【００８４】
１…シリコンウエハ、２…ノッチ、３…ピラー、３ｃ…側面、４…ピラー、４ｃ…側面、７…突出部（ピラー）、７ｃ…側面、８ａ、８ｂ、８ｃ、８ｄ…主表面、９ａ、９ｂ、９ｃ、９ｄ…副表面、１１…基板、１１ａ…一面、１２…下部拡散層、１３…上部拡散層、１４…ゲート絶縁膜、１５…ゲート電極、１６…第３のプラグ電極、１６ｃ…孔部、１７…層間絶縁膜、１８…素子分離領域、１８ｃ…溝部、１９…第１のプラグ電極、１９ｃ…孔部、２０…ダミーピラー、２０ｃ…側面、２１…第２のプラグ電極、２１ｃ…孔部、２２…下部絶縁膜、２３…活性領域、２４…熱酸化膜（シリコン酸化膜）、２５…シリコン窒化膜、２６、２７ａ、２７ｂ…レジストマスク、２８…熱酸化膜（シリコン酸化膜）、２９…ＨＤＰ膜（シリコン酸化膜）、３１…窒化チタン膜、３２…タングステン膜、３４ａ、３４ｂ…サイドウオール、３５…引き出し部、３６、３７…層間絶縁膜、４７…突出部前駆体、４７ｃ…側面、４８ａ、４８ｂ、４８ｃ、４８ｄ…側面、４９ａ、４９ｂ、４９ｃ、４９ｄ…角部、５１、５２…ピラー型ＭＯＳトランジスタ、５５…別のゲート電極、５７…突出部形成用マスク、５７ａ…長辺、５７ｂ…短辺、５８…ダミーピラー形成用マスク、６０…孔部、６０ｃ…側壁、６１…孔部、６１ｃ…側壁、７７…チャネル、１０１、１０２…半導体装置。
【特許請求の範囲】
【請求項１】
基板と、前記基板の一面から垂直方向に突出された突出部とを備え、
前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、
前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなることを特徴とする半導体装置。
【請求項２】
前記４つの副表面の合計の面積が前記４つの主表面の合計の面積の１０％〜３０％の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記副表面上の前記ゲート絶縁膜が、前記主表面上の前記ゲート絶縁膜より厚いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
基板の一面を前記一面から垂直方向にエッチングして、｛１００｝面からなる４つの側面を有する平面視四角形状の突出部前駆体を形成する工程と、
前記突出部前駆体の側面に熱酸化膜を形成後、前記熱酸化膜を除去して、側面に｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなる平面視八角形状の突出部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記熱酸化膜の除去をウエットエッチングで行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記突出部を形成後、前記突出部の側面を覆うようにゲート絶縁膜を形成してから、前記ゲート絶縁膜を覆うようにゲート電極を形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記熱酸化膜を形成後、前記突出部前駆体の基端側にイオン注入して下部拡散層を形成する工程と、
前記ゲート電極を形成後、前記突出部の先端側にイオン注入して上部拡散層を形成する工程と、を有することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
基板と、前記基板の一面から垂直方向に突出された突出部とを備え、
前記突出部の先端側の上部拡散層と、前記突出部の基端側の下部拡散層と、前記突出部の側面を覆うゲート絶縁膜と、前記ゲート絶縁膜を覆うゲート電極と、を有し、チャネルが前記垂直方向となるピラー型ＭＯＳトランジスタを具備し、
前記突出部が平面視八角形状であり、前記突出部の側面が、｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなることを特徴とする半導体装置。
【請求項２】
前記４つの副表面の合計の面積が前記４つの主表面の合計の面積の１０％〜３０％の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記副表面上の前記ゲート絶縁膜が、前記主表面上の前記ゲート絶縁膜より厚いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
基板の一面を前記一面から垂直方向にエッチングして、｛１００｝面からなる４つの側面を有する平面視四角形状の突出部前駆体を形成する工程と、
前記突出部前駆体の側面に熱酸化膜を形成後、前記熱酸化膜を除去して、側面に｛１００｝面からなる４つの主表面と、｛１１０｝面および｛１１１｝面からなり、前記主表面よりも面積が小さい４つの副表面とからなる平面視八角形状の突出部を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記熱酸化膜の除去をウエットエッチングで行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記突出部を形成後、前記突出部の側面を覆うようにゲート絶縁膜を形成してから、前記ゲート絶縁膜を覆うようにゲート電極を形成することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記熱酸化膜を形成後、前記突出部前駆体の基端側にイオン注入して下部拡散層を形成する工程と、
前記ゲート電極を形成後、前記突出部の先端側にイオン注入して上部拡散層を形成する工程と、を有することを特徴とする請求項４〜６のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１０−２８７７３９（Ｐ２０１０−２８７７３９Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１４０４９３（Ｐ２００９−１４０４９３）
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月１１日（２００９．６．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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