【課題】製造が容易なＮｉ−ＦＵＳＩ／ＳｉＯＮあるいはＨｉｇｈ−ｋゲート絶縁膜構造および低いしきい値電圧Ｖｔｈを有するＣＭＩＳを備えた半導体装置およびその製造方法を提供することを可能にする。
【解決手段】基板１中に互いに絶縁分離されたｐ型半導体領域２とｎ型半導体領域３を形成する工程と、ｐ型およびｎ型半導体領域上に第１および第２ゲート絶縁膜５，１５をそれぞれ形成する工程と、第１ゲート絶縁膜上にＮｉ／Ｓｉ＜３１／１２となる組成の第１ニッケルシリサイド６ｂを形成するとともに第２ゲート絶縁膜上にＮｉ／Ｓｉ≧３１／１２となる組成の第２ニッケルシリサイド１６を形成する工程と、第１ニッケルシリサイド中にアルミニウムを拡散させ、第１ニッケルシリサイドと第１ゲート絶縁膜との界面にアルミニウム６ａを偏析させる工程と、を備えている。 （もっと読む）

【課題】トランジスタのゲート領域にＷＳｉ₂が積層されたノンドープのポリシリコンを用い、ＷＳｉ₂をゲート電極とし、ノンドープのポリシリコンを高抵抗体として扱い、実効的なゲート絶縁部の膜厚を制御しローパスフィルターを形成する技術がある。この技術をサリサイド工程に展開する場合に、例えばＬＤＤ形成に伴い寄生的に当該ポリシリコンの一部に不純物が添加されると、サリサイド化に伴う高速の拡散により広がり、当該ポリシリコンの比抵抗が低下しフィルター特性が劣化するという課題がある。
【解決手段】トランジスタのゲート領域形成前にＬＤＤ部を形成する。ＬＤＤ部を先に形成することで、ゲート領域とＬＤＤ部とのオーバーラップがある状態で、かつゲート領域への不純物導入を防止することが可能となる。ＬＤＤ部の形成に伴う不純物がゲート領域に侵入しないため、高速の拡散が生じてもゲート領域内への不純物拡散が防止できる。 （もっと読む）

【課題】リソグラフィ工程を追加することなく、様々な線幅およびレイアウトで配置された電極を、均一な組成でフルシリサイド化させることが可能な製造方法を提供する。
【解決手段】シリコン基板１上にポリシリコンからなるゲート電極５をパターン形成する。シリコン基板１上を絶縁膜１１で覆った状態で、絶縁膜１１から露出させたゲート電極５を覆ように第１金属材料を主成分とする第１金属膜３１を成膜する。熱処理によってゲート電極５の表面層のみを第1金属膜と反応させる第１回目のシリサイド化を行い上層シリサイド膜３３を形成する。次いで第１金属膜を除去する。上層シリサイド膜３３を覆う状態で、第１金属材料よりも拡散速度の速い第２金属材料を主成分とする第２金属膜３５を成膜する。上層シリサイド膜３３で表面が覆われたゲート電極５の全層を熱処理によって第２金属膜と反応させる第２回目のシリサイド化を行い、ゲート電極５をフルシリサイド化させる。 （もっと読む）

【課題】 ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。
【解決手段】 Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。 （もっと読む）

【課題】 素子分離領域に囲まれたアクティブ領域にトレンチを形成する場合に、トレンチに隣接する素子分離領域の側壁にシリコンのエッチ残りが発生しないようにする。
【解決手段】 ゲート用トレンチを形成する前に、素子分離領域を構成する埋め込み酸化膜を選択的にエッチングし、ラウンド形状となっているアクティブ領域の側壁肩部を露出させる。これにより、ゲート用トレンチを形成する際に、埋め込み酸化膜の端部がマスクとして作用する範囲を縮小する。この後、ゲート用トレンチを形成する。 （もっと読む）

【課題】 ゲート長の異なるＭＩＳＦＥＴ間のしきい値のばらつきを抑制した半導体装置及びその製造方法を提供すること。
【解決手段】 半導体基板１００の第一及び第二領域１１２、１１３上にゲート絶縁膜１０３及びダミー層１１１を形成し、ダミー層１１１を加工して第一のダミーゲート１１４と第一のダミーゲート１１４よりゲート長の長い第二のダミーゲート１１５を形成。第一及び第二のダミーゲート１１４、１１５を利用してダミー絶縁層１１６を形成し、第一及び第二のダミーゲート１１４、１１５を除去してダミー絶縁層１１６に第一と第二の開口部１１７、１１８を形成し、第一の開口部１１７全体及び第二の開口部１１８の一部に第一の導電膜１０７を形成し、第二の開口部１１８に第一の導電膜１０７とは異なる仕事関数の第二の導電膜１０８を、第一領域１１２上に第一のＭＩＳＦＥＴ１０５、第二領域１１３上に第二のＭＩＳＦＥＴ１０６とを形成する。 （もっと読む）

【課題】エッチングによるゲート電極の形成にあたり、低抵抗多結晶シリコン膜の結晶粒界の影響を抑えることで、形成されたゲート電極のＬＥＲを低減する。
【解決手段】 先ず、半導体基板上にシリコン酸化膜及び多結晶シリコン膜を順次に形成する。次に、多結晶シリコン膜に不純物を注入した後、熱処理を行うことにより、多結晶シリコン膜を低抵抗化する。次に、低抵抗多結晶シリコン膜上にゲート電極が形成される領域部分を覆い、他の領域部分を露出するレジストパターンを形成する。次に、レジストパターンを用い、かつバイアス電力を１００Ｗ以上としたドライエッチングを行うことにより、露出した低抵抗多結晶シリコン膜の部分を除去してゲート電極を形成する。 （もっと読む）

【課題】製造プロセス上の制約を緩和しつつ、高融点金属シリサイド層の自然酸化による界面抵抗の増大を抑制できる半導体装置を提供する。
【解決手段】半導体装置１０でゲート電極１４は、シリコン基板１１側から、多結晶シリコン層１５、タングステン・シリサイド層１６、タングステン・ナイトライド層１７、及び、タングステン層１８を順次に備える。多結晶シリコン層１５にはリンがドープされ、タングステン・シリサイド層１６には窒素がドープされている。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】第１半導体面１１とこの面につながる面であり、かつ該第1半導体面に対して傾斜を有する第２半導体面１２を有する半導体領域１０と、第１、第２半導体面１１、１２上にゲート絶縁膜２１を介して第１、第２半導体面１１、１２境界上に設けられたゲート電極２２と、ゲート絶縁膜２１を挟んでゲート電極２２と第１半導体面１１内でオーバーラップするように半導体領域１０に形成されたソース不純物領域２３と、少なくとも第２半導体面１２直下の半導体領域１０に設けられたドレイン不純物領域２４と、ドレイン不純物領域２４と半導体領域１０との接合界面Ｊｄが、ソース不純物領域２３と半導体領域１０との接合界面Ｊｓより、第１、第２半導体面１１、１２の境界Ｂに近い状態に形成されている。 （もっと読む）

【課題】素子が微細化されても優れたプロセス安定性を有し、かつシリサイドが形成された領域での抵抗増大を抑制する。
【解決手段】基板主表面側に絶縁膜によって区分されたシリコン領域を形成する工程と、このシリコン領域表面にシリコン酸化膜を形成する工程と、このシリコン酸化膜を形成した基板上に第１の金属及び第２の金属の混合膜を形成する工程と、熱処理によりシリコン領域に形成されたシリコン酸化膜を第２の金属によって還元する工程と、熱処理により第１の金属とシリコン領域のシリコンとを反応させてシリコン領域の表面にのみシリサイド膜を形成する工程とを有し、第１の金属はＣｏ、Ｎｉ、Ｐｔ又はＰｄであり、第２の金属はＴｉ、Ｚｒ、Ｈｆ、Ｖ、Ｎｂ、Ｔａ又はＣｒである。 （もっと読む）

【課題】電流駆動能力とショートチャンネル效果(Short channel effect)の改善でトランジスタの制御能力を向上させ高速の低電圧半導体素子を提供する。
【解決手段】本発明は半導体素子及びその製造方法に関し、特にゲート電極でサラウンディングチャンネル構造を取り囲むよう素子を設計することにより、電流駆動能力とショートチャンネル效果の改善によってトランジスタの制御能力を向上させ、高速の低電圧半導体素子を形成することができる技術である。 （もっと読む）

【課題】金属シリサイドゲート電極を有する電子デバイスにおいてリーク電流の増加を抑制する。
【解決手段】シリコン基板１上にゲート絶縁膜４を介して金属シリサイドからなるゲート電極１０５及び１０６が形成されている。金属シリサイドの形成時における金属の拡散を防止する導電性拡散防止層１５がゲート電極１０５及び１０６の下側にゲート絶縁膜４と接するように形成されている。 （もっと読む）

【課題】選択エピ層のファセット部におけるイオン注入を適切に行うことを可能にする。
【解決手段】半導体基板に素子分離領域が形成される。素子分離領域の近傍における素子分離領域に隣接する素子領域が、素子分離領域との境界を裾とする丘状に成型される。素子領域に選択エピタキシャル成長によりエピ層が形成される。イオン注入法によりエピ層が設けられた領域に不純物が注入される。 （もっと読む）

【課題】ｐ型及びｎ型のＭＯＳＦＥＴのいずれにおいても、仕事関数が制御されていることにより、閾値電圧が低減され且つ制御されたＣＭＯＳトランジスタを有する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１０１と、半導体基板１０１におけるｎ型ＭＯＳＦＥＴ領域の上に形成された第１のゲート電極１３１と、半導体基板１０１におけるｐ型ＭＯＳＦＥＴ領域の上に形成された第２のゲート電極１３２とを備え、第１のゲート電極１３１は、シリコン層１０７及びその上に形成された第１の金属シリサイド層１１８を含み、第２のゲート電極１３２は、金属過剰な第２の金属シリサイド層１１９を含む。 （もっと読む）

【課題】Ｎ型シリコン層上に優れた耐熱性を持つＮｉシリサイド層を形成できるようにする。
【解決手段】ゲート電極４の上及びソース・ドレイン拡散層７の上にＡｌ膜８及びＮｉ膜９を順次堆積した後、熱処理を実施し、ゲート電極４及びソース・ドレイン拡散層７を構成するＮ型シリコン層の上部にＡｌ含有Ｎｉシリサイド層１０を形成する。 （もっと読む）

【課題】ｐ型ＭＯＳＦＥＴ構造で、ホール移動度を向上するとともに、ショットキバリアを低減することが可能な半導体装置を提供する。
【解決手段】ｐ型ＭＯＳダブルゲート構造を有する半導体装置１００は、上面が＜１００＞の結晶面方位のシリコンまたはゲルマニウムからなり、基板１上に第１の結晶面方位＜１１０＞に延びて形成されたｎ型のチャネル層２と、このチャネル層２と第１の結晶面方位＜１１０＞方向で隣接して基板１上に形成され、チャネル層２とショットキ接合するメタルまたはメタルシリサイドからなるソース層３、ドレイン層４と、第２の結晶面方位＜１１０＞方向に延びて基板１上およびチャネル層２上に形成されたゲート層５と、チャネル層２とゲート層５との間に設けられたゲート絶縁膜６と、を備える。1軸性引張り歪が電流方向と垂直な第２の結晶面方位＜１１０＞方向にチャネル層の側壁に対して加えられている。 （もっと読む）

【課題】一部のゲート絶縁膜に高誘電率膜を用いている半導体装置において、より簡略して形成することが半導体装置を提供する。
【解決手段】第一の領域と第二の領域とを有する半導体装置において、第一の領域（コア部１００）には、第一のゲート電極４、第二のゲート電極５および高誘電率ゲート絶縁膜３が形成されている。第一のゲート電極４と第二のゲート電極５とは、組成比が相違する。高誘電率ゲート絶縁膜３の上には、第一のゲート電極４と第二のゲート電極５が形成されている。また、第二の領域（Ｉ／Ｏ部２００）には、第三のゲート電極７、第四のゲート電極８およびＳｉＯＮ膜６またはＳｉＯ₂膜が形成されている。第三のゲート電極７と第四のゲート電極８とは、注入されている不純物元素の種類および／または濃度が異なる。また、ＳｉＯＮ膜６またはＳｉＯ₂膜上には、第三のゲート電極７と第四のゲート電極８が形成されている。 （もっと読む）

【課題】 このような従来の課題を解決し、被処理体に含まれる水分を効率的に除去すると共に、水分の再吸着を防止することができる処理方法を提供する。
【解決手段】 水分を含む被処理体を処理する処理方法であって、励起された重水素、重水素化水素、又は、トリチウムの雰囲気内において、前記被処理体が含む水分を除去するステップを有することを特徴とする処理方法を提供する。 （もっと読む）

【課題】ウェットエッチングにより生じる不具合を低減できる半導体装置およびその製造方法を提供する。
【解決手段】ゲート絶縁膜４およびＦＵＪＩゲート５０の両側面には、酸化膜１０，１２および窒化膜１１からなるサイドウォールが形成されている。ＦＵＳＩゲート５０の側面には酸化膜１０が、シリコン基板１上には酸化膜１２が、それぞれ、シリコンの熱酸化により１０ｎｍ以下の膜厚で形成されている。 （もっと読む）

【課題】ニッケルシリサイドをゲート電極、ソース電極またはドレイン電極に使用した半導体装置の接合リーク電流の増加を防止する。
【解決手段】ゲート領域１ａとソース領域１ｂ及びドレイン領域１ｃ形成後の半導体基板の表面に形成された自然酸化膜２が、イオンの半導体基板への侵入が表面から２ｎｍ以下に抑制されるように制御したスパッタエッチングにより除去され、自然酸化膜２が除去された表面にニッケル３またはニッケル化合物が成膜され、アニールにより、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃにニッケルシリサイド４が形成される。この結果、ゲート領域１ａ、ソース領域１ｂまたはドレイン領域１ｃ内に、スパイクの形成を防ぎ、リーク電流が低減する。 （もっと読む）