【課題】ＭＯＳトランジスタのゲート長の微細化に伴う短チャネル効果の抑制、及び電流
駆動力の低下並びにホットエレクトロン効果の抑制を図る。
【解決手段】ダミーのゲート絶縁膜及びゲート電極膜、拡散層、及び層間絶縁膜を形成後
、前記ダミーゲート絶縁膜及びゲート電極膜を除去し、ゲート電極埋め込み用溝を形成す
る。さらに、前記ゲート電極埋め込み用溝に前記ダミーゲート絶縁膜よりも膜厚の薄いゲ
ート絶縁膜を形成し、前記ゲート絶縁膜上に電極材料を埋め込んでゲート電極を形成する
。 （もっと読む）

【課題】所望の電気的特性を有する微細な低抵抗ＭＩＳ型電界効果トランジスタを備えた半導体装置を製造し易い半導体装置の製造方法を得ること。
【解決手段】シリコン基板に微細な低抵抗ＭＩＳ型電界効果トランジスタが形成されている半導体装置を製造するにあたり、ポリシリコン製ゲート電極とソース領域とドレイン領域とを有する高抵抗ＭＩＳ型電界効果トランジスタが形成されたポリシコン基板に犠牲層としての非晶質炭素層を形成した後、該非晶質炭素層を残したままポリシリコン製ゲート電極を第１高融点金属で金属シリサイド化し、その後に非晶質炭素層を除去してからソース領域およびドレイン領域の各々を第２高融点金属で金属シリサイド化して、上面から所定の深さまで金属シリサイド化された低抵抗ソース領域と、上面から所定の深さまで金属シリサイド化された低抵抗ドレイン領域とを形成する。 （もっと読む）

【課題】浅い接合領域上に、浅いニッケルモノシリサイド層を形成する。
【解決手段】絶縁膜で画成されたシリコン面上に金属ニッケル膜を堆積し、シラン雰囲気中、２２０℃を超えない温度で熱処理し、組成がＮｉ₂Ｓｉのシリサイド層を、接合領域との界面および金属ニッケル膜表面に、未反応の金属ニッケル膜が残るように形成した後、前記未反応の金属ニッケル膜をエッチング除去し、熱処理してニッケルモノシリサイド層に変換する。 （もっと読む）

【課題】従来の半導体装置は、微細な素子を形成する場合、微細なピッチを有するパターンのマスクを複数用い、それぞれのマスクに対して、高精度な位置合わせと高精度かつ高精細な露光とを行うため、製造コストが高く、製造工程に多くの時間を必要とする問題がある。
【解決手段】本発明にかかる半導体装置は、ソース、ドレイン、ゲートとからなる素子を有する半導体装置であって、素子は、基板上に互いに分離して形成され、それぞれがソース又はドレインとなる第１、第２の領域と、一部が第１、第２の領域の対向する面に挟まれ、基板に埋め込まれて形成されるゲート電極とを有し、ゲート電極はゲート幅方向に、第１、第２の領域のゲート幅方向の長さよりも長く、第１、第２の領域に挟まれない第３の領域を有するものである。 （もっと読む）

【課題】 複合キャップによりシリサイド形成を改善するためのエア・ブレーク
【解決手段】 シリサイド応力を調節するための構造体及び方法、具体的にはｎ−ＦＥＴ性能を最適化するようにｎ−ＦＥＴのゲート導体上に引張り応力含有シリサイド領域を造成する（４０２）ための構造体及び方法が開示される。より具体的には、ｎ−ＦＥＴ構造体の上に第１金属層−保護キャップ層−第２金属層スタックが形成される（４０３−４０６）。しかしながら、第２金属層の堆積（４０６）の前に、保護層を空気に曝す（４０５）。このエア・ブレークのステップは、保護キャップ層と第２金属層の間の付着性を変化させ、それゆえに、シリサイド形成中に第１金属層に付与される応力に影響を与える。その結果として、ｎ−ＦＥＴ性能に最適な引張り応力のより大きなシリサイドが生成される。さらに、この方法は、このような引張り応力含有シリサイド領域を、比較的薄い第１金属層−保護キャップ層−第２金属層スタック、より具体的には比較的薄い第２金属層を用いて形成することを可能にし、ゲート導体と側壁スペーサの間の接合部に蓄積される機械的エネルギーを最小にしてシリコン・ブリッジ形成を防止する。 （もっと読む）

【課題】イオン注入マスク膜として用いられるフォトレジスト膜パターンを残留物なしに除去し、自然酸化膜除去のための洗浄工程で発生するウォーターマークを防止する半導体素子のデュアルゲート形成方法を提供する。
【解決手段】半導体基板３００の第１領域１００及び第２領域２００上にそれぞれｐ型及びｎ型にドーピングされた第１及び第２ポリシリコン膜１１０，２１０を形成する段階と、前記第１及び第２ポリシリコン膜１１０，２１０の表面上に第１湿式洗浄、第２湿式洗浄及び乾式洗浄を順次行う段階と、を含んで半導体素子のデュアルゲート形成方法を構成する。 （もっと読む）

【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を備えた半導体装置の製造方法を提供する。
【解決手段】ゲート用シリコン層１０２が形成された基板１００上にＮｉ膜１０５を堆積後、ゲート用シリコン層１０２の上方にマスク１０６を形成する。次いで、Ｎｉ膜１０５にエッチング１０７を施し、ゲート用シリコン層１０２上にＮｉ膜１０５を残す。これにより、ゲート用シリコン層１０２の側上方からのＮｉの供給を制限する。続いて、熱処理を行ってゲート用シリコン層１０２全体をシリサイド化する。 （もっと読む）

【課題】ＦＵＳＩ化されたゲート電極を有する半導体装置においても、ストレッサ膜を有効に形成できるようにして、半導体装置の電気的特性を向上できるようにする。
【解決手段】半導体装置は、半導体基板１の上に形成され、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ａを有するｎ型ＭＩＳトランジスタ１００Ａと、ニッケルによりフルシリサイド化されたフルシリサイドゲート電極２４Ｂを有するｐ型ＭＩＳトランジスタ１００Ｂとを有している。半導体基板１上には、該半導体基板１におけるフルシリサイドゲート電極２４Ａの下側部分のチャネル領域に応力歪みを生じさせるストレッサ膜である第２の下地絶縁膜１７が、少なくともフルシリサイドゲート電極２４Ａを覆うように形成されている。 （もっと読む）

【課題】工程数の増加を可及的に防止するとともに製造条件を複雑化させない、メタルゲートを有するＭＩＳトランジスタを備えた半導体装置の提供。
【解決手段】基板１と、基板上に設けられたＰ型半導体層３と、Ｐ型半導体層上に設けられた第１ゲート絶縁膜９と、第１ゲート絶縁膜上に設けられＲｕ、Ｐｔ、Ｒｈからなる群から選択された１つの金属と希土類金属との合金を有する第１ゲート電極１１と、第１ゲート電極の両側のＰ型半導体層に設けられたＮ型不純物領域７，８と、を有するＮチャネルＭＩＳトランジスタ１５を備えている。 （もっと読む）

【課題】フルシリサイド化されたゲート電極における容量を低減できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された素子分離領域１２と、該素子分離領域１２に囲まれた半導体基板１１からなる活性領域１１ａと、該活性領域１１ａの上に形成されたゲート絶縁膜１３と、活性領域１１ａ及び隣接する素子分離領域１２の上に跨って形成されたゲート電極１５とを備えている。ゲート電極１５は、活性領域１１ａ上にゲート絶縁膜１３を介して設けられ、厚さ方向における全領域がシリサイド領域からなる第１の部分と、素子分離領域１２の上に設けられ、シリコン領域及び該シリコン領域を覆うように形成されたシリサイド領域からなる第２の部分とを有している。 （もっと読む）

【課題】トランジスタのゲート電極をフルシリサイド化する際に、ゲート長又はゲート面積等のパターン依存性により、未反応のポリシリコン領域又はシリサイドの組成が局所的に異なる領域がゲート電極に生じないようにする。
【解決手段】半導体装置は、半導体基板１００の第１の領域Ａに順次形成され、第１のゲート絶縁膜１０４Ａ及びフルシリサイド化された第１のゲート電極１１５Ａを有する第１のＮ型ＭＩＳトランジスタ５１と、半導体基板１００の第２の領域Ｂに順次形成され、第２のゲート絶縁膜１０４Ｂ及びフルシリサイド化された第２のゲート電極１１５Ｂを有する第２のＮ型ＭＩＳトランジスタ５２とを備えている。第２のゲート電極１１５Ｂのゲート長は、第１のゲート電極１１５Ａのゲート長よりも大きく、且つ、第２のゲート電極１１５Ｂにおけるゲート長方向の中央部の厚さは、第１のゲート電極１１５Ａの厚さよりも小さい。 （もっと読む）

【課題】Ｈ₂添加をともなう高誘電率膜の選択エッチング
【解決手段】シリコンベースの材料に対し高誘電率層を選択エッチングするための方法が提供される。高誘電率層は、エッチングチャンバ内に配される。Ｈ₂を含むエッチャントガスが、エッチングチャンバ内に供給される。シリコンベースの材料に対し高誘電率層を選択エッチングするために、エッチャントガスからプラズマが生成される。 （もっと読む）

【課題】ゲートパターン間に埋め込まれる層間絶縁膜の埋め込み性及びランディングプラグ形成物質の埋め込み性を向上させることができる半導体素子のゲートパターン及びその形成方法を提供すること。
【解決手段】半導体素子のゲートパターンは、基板１１０に形成されたトレンチ１１２の内面及び基板１１０の表面に形成されたゲート絶縁膜１１４と、トレンチ１１２が形成されていない領域におけるゲート絶縁膜１１４の上面より突出しないように、トレンチ１１２に埋め込まれた第１ゲート電極層１１６Ａと、一部分が第１ゲート電極層１１６Ａと接触するように、第１ゲート電極層１１６Ａ上に形成された第２ゲート電極層１２０Ａとを備えている。 （もっと読む）

【課題】均一なシリサイド相を有するＦＵＳＩゲート電極を含む半導体装置およびその製造方法を提供する。
【解決手段】シリコンゲート２０２を含む基板全面上にＮｉ膜２０５を堆積後、ＣＭＰ処理等によってシリコンゲート２０２の一部を除去し、上面が平坦で膜厚が均一なＮｉ層２０６をシリコンゲート２０２の直上に残す。続いて、シリサイド反応を行わせることにより、均一なシリサイド相を有するゲート電極２０７を形成することができる。 （もっと読む）

【課題】 ゲート電極間の短絡の防止、及びキャパシタ下部電極に起因する容量絶縁膜のリーク電流増大防止が可能な半導体装置の製造方法を提供する。
【解決手段】 半導体基板１００上にアモルファスシリコン膜１０２を形成し、アモルファスシリコン膜１０２の表面に、アモルファスシリコン膜１０２の表面のマイグレーションを防止するストッパ膜１０を形成し、その後、アモルファスシリコン膜１０２の表面からストッパ膜１０を除去する。ストッパ膜１０により、アモルファスシリコン膜１２０形成後に、低圧の反応室内で長時間保持されても、アモルファスシリコン膜の表面マイグレーションを防止し、表面上の微小なシリコン核が２次成長することを抑制する。 （もっと読む）

【課題】
ｎＭＯＳＦＥＴのゲートとｐＭＯＳＦＥＴのゲートとが異なる低抵抗材料で形成された半導体装置とその製造方法を提供する。
【解決手段】
ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを有する半導体装置であって、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴのそれぞれは、シリコン基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極両側に形成されたソース／ドレイン領域と、を有し、ｐＭＯＳＦＥＴのゲート電極及びソース／ドレイン領域と、ｎＭＯＳＦＥＴのソース／ドレイン領域とは、金属リッチのシリサイドで形成され、ｎＭＯＳＦＥＴのゲート電極は、置換アルミニウムで形成される。 （もっと読む）

【課題】デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法を提供する。
【解決手段】半導体素子は、基板上に形成された少なくとも２つのスタックゲート構造を備える。２つのスタックゲート構造は、各々半導体層及び半導体層上に形成された金属層を備える。基板上に形成された２つのスタックゲート構造は、相異なる中間層、すなわち、２つのスタックゲートのうち１つは、オーミック層を備え、２つのスタックゲートのうち他の１つは、オーミック層を備えないことにその特徴がある。 （もっと読む）

【課題】フルゲルマニウムシリサイド化ゲートＭＯＳＦＥＴの形成方法及びそれから得られるデバイスを提供する。
【解決手段】高い仕事関数を有するフルゲルマニウムシリサイド化ゲート電極を備えるＭＯＳＦＥＴにおいて、上記ゲート電極は、シリサイド化金属とケイ素及びゲルマニウムを含む半導体材料との間の自己整列反応工程によって形成され、好ましくは、ニッケルとＳｉＧｅとの間の反応によって形成され、上記ゲート電極の仕事関数は微調整可能である。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＯＳトランジスタの性能を向上することが可能な技術を提供する。
【解決手段】半導体基板１上にｎＭＯＳトランジスタ５のゲート絶縁膜８及びゲート電極９をこの順で積層して形成する。半導体基板１の上面内にｎＭＯＳトランジスタ５のソース・ドレイン領域６を形成する。ゲート電極９の全領域をシリサイド化した後に、ソース・ドレイン領域６をシリサイド化する。このように、ゲート電極５のシリサイド化の後にソース・ドレイン領域６をシリサイド化することによって、ゲート電極５のシリサイド化での熱処理によって、ソース・ドレイン領域６でシリサイドが凝集することがない。よって、ソース・ドレイン領域６の電気抵抗を低減し、接合リークを低減できる。その結果、ｎＭＯＳトランジスタ５の性能が向上する。 （もっと読む）

【課題】ＭＯＳトランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】第１導電型の第１チャンネルが形成される第１ＭＯＳトランジスタ、及び第１導電型とは異なる第２導電型の第２チャンネルが形成される第２ＭＯＳトランジスタを有するＣＭＯＳトランジスタを備える半導体素子において、第１ＭＯＳトランジスタは、第１ゲート絶縁膜、及び第１ゲート絶縁膜上に形成され、第１金属と第２金属との合金からなる第１金属合金層を備える第１ゲート電極を備える半導体素子である。 （もっと読む）