【課題】 ボイドフリーかつシームフリーの金属ゲート導体層が比較的薄い高ｋゲート誘電体層の上に位置決めされている少なくとも１つの高アスペクト比ゲート構造を有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する方法を提供する。
【解決手段】 これらの方法実施形態は、高アスペクト比ゲート・スタック開口部を下から上に金属ゲート導体層で充填するために電気メッキ・プロセスを使用するゲート交換戦略を取り入れている。電気メッキ・プロセス用の電子の発生源は、基板の裏面を直接通過する電流である。これは、シード層の必要性を排除し、ボイドまたはシームなしで金属ゲート導体層が形成されることを保証するものである。さらに、実施形態次第で、電気メッキ・プロセスは、所与の領域への電子流を増強するために（すなわち、メッキを増強するために）照明を受けて実行され、所与の領域への電子流を防止するために（すなわち、メッキを防止するために）暗闇で実行される。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタのゲート電極、及びｐ型ＭＩＳトランジスタのゲート電極の双方を精度良く実現する。
【解決手段】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、シリコン膜１４ａとシリコン膜１４ａ上に形成された第１の金属シリサイド膜２０ａとからなる第１のゲート電極２６ａとを備え、第２のＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、フルシリサイド化された第２の金属シリサイド膜２０Ｂからなる第２のゲート電極２６ｂとを備え、第１の金属シリサイド膜２０ａは、第２の金属シリサイド膜２０Ｂに比べて膜厚が薄い。 （もっと読む）

【課題】本発明は、ＮｉＳｉの潜り込み成長を抑え、オフリーク電流の増加を抑制できる半導体装置を提供することを目的とする。
【解決手段】本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。さらに、本発明の１実施形態は、少なくともソース領域及びドレイン領域上に成膜した所定の添加金属を含むニッケル膜１０を、Ｎｉ₂Ｓｉ膜へと反応させる温度でアニールし、さらにＮｉＳｉ膜へと反応させる温度でアニールして形成されたシリサイド膜２２を備える。 （もっと読む）

【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】基板上の表面角の異なる領域を選択的に局所加熱することができる半導体製造装置を提供する。
【解決手段】第１の領域と前記第１の領域と面方位が異なる第２の領域が形成された基板６の前記第２の領域へ偏光した光を入射する照射部１〜５と、前記第２の領域からの前記偏光した光の反射光が入射される回転検光子８と、回転検光子８を介して前記反射光を受光し、前記反射光の強度を検出する光検出器９と、回転検光子８の回転角度及び前記検出された強度に基づいて前記第２の領域の屈折率を算出する解析部１０と、基板６へレーザを照射するレーザ照射部１２、１３と、前記屈折率に基づいて前記第２の領域のブリュースター角を求め、前記第２の領域の表面に前記ブリュースター角で前記レーザが入射するようにレーザ照射部１２、１３を制御するコントローラ１１と、を備える。 （もっと読む）

【課題】工程増を招くことなく、各ゲートについて均一で十分なフル・シリサイド化を実現する、信頼性の高い半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極の表層部分及びソース／ドレイン領域１６ａ，１６ｂの表層部分がシリサイド化されている状態において、半導体基板１にフラッシュランプアニールを施す。この処理により、ソース／ドレイン領域１６ａ，１６ｂには（ＮｉＰｔ）₂Ｓｉ層１９ｂが形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極２１が形成される。 （もっと読む）

【課題】コストを低減した半導体装置を提供する。
【解決手段】半導体基板１００表面部にチャネル領域１０１を挟むように形成された拡散層１０２と、チャネル領域１０１上に形成されたゲート絶縁膜１０３を有し、Ｎ型ＭＯＳＦＥＴのゲート電極１０４は第１のニッケルシリサイド層１０４ａ及び第１のニッケルシリサイド層１０４ａ上に形成され第１のニッケルシリサイド層１０４ａよりニッケル含有率が高い第２のニッケルシリサイド層１０４ｂからなり、Ｐ型ＭＯＳＦＥＴのゲート電極１０４は第２のニッケルシリサイド層１０４ｂよりニッケル含有率が高い第３のニッケルシリサイド層からなる。 （もっと読む）

【課題】絶縁膜を研磨せずに、該絶縁膜からゲート電極の上面を露出させることが可能な半導体装置とその製造方法を提供すること。
【解決手段】シリコン基板１の上にゲート絶縁膜５を形成する工程と、ゲート絶縁膜５の上にゲート電極７ａを形成する工程と、ゲート電極７ａを覆うように液状の絶縁性材料２０を塗布する工程と、絶縁性材料２０に鋳型１００を押し当てることにより、ゲート電極７ａの上方の絶縁性材料２０を押し流す工程と、絶縁性材料２０を硬化して絶縁膜２１にする工程と、硬化の後、ゲート電極７ａ上に高融点金属膜を形成する工程と、高融点金属膜をアニールすることにより、ゲート電極７ａの全体をシリサイド化する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】溝型トランジスタとＰＮゲートで構成されるプレーナ型トランジスタとが共存する半導体装置において、溝型トランジスタの溝ゲートの空乏化現象によるオン電流の低下を抑制し、溝型トランジスタと異なる導電型のＰ又はＮゲートで構成されるプレーナ型トランジスタの閾値電圧のバラツキ増加を防止する。
【解決手段】溝型トランジスタのゲート電極であるポリシリコン膜中に高濃度不純物拡散材料９が埋設された構造を有する。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート絶縁膜７、ゲート電極８ａ，８ｂ、ソース・ドレイン用のｎ^＋型半導体領域９ｂ及びｐ^＋型半導体領域１０ｂを形成してから、半導体基板１上に金属膜及びバリア膜を形成し、第１の熱処理を行って金属膜とゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂとを反応させることで、金属膜を構成する金属元素ＭのモノシリサイドＭＳｉからなる金属シリサイド層４１を形成する。その後、バリア膜および未反応の金属膜を除去してから、第２の熱処理を行い金属シリサイド層４１を安定化させる。これ以降、半導体基板１の温度が第２の熱処理の熱処理温度よりも高温となるような処理は行わない。第２の熱処理の熱処理温度は、金属元素ＭのダイシリサイドＭＳｉ_２の格子サイズと半導体基板１の格子サイズが一致する温度よりも低くする。 （もっと読む）

【課題】 ゲート電極の側壁絶縁膜のエッチングを効果的に防止することが可能な半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成されたゲート絶縁膜１３と、ゲート絶縁膜上に形成されたゲート電極２２と、ゲート電極の側面に形成された第１の絶縁膜１７と、第１の絶縁膜の表面を覆い、第１の絶縁膜とは異なった材料で形成された第２の絶縁膜２８と、半導体基板、ゲート電極及び第２の絶縁膜を覆い、第２の絶縁膜とは異なった材料で形成された第３の絶縁膜２３とを備える。 （もっと読む）

【課題】酸化シリコンより比誘電率の高い酸化物を含んで構成されるゲート絶縁膜を備えたＭＩＳトランジスタのトランジスタ特性を向上する。
【解決手段】基板ＳＵＢの主面上に酸化ハフニウムから構成される高誘電体層ＨＫ１を形成した後、基板ＳＵＢの主面を非酸化性雰囲気中で熱処理する。次いで、高誘電体層ＨＫ１上に、ＡＬＤ法によって堆積された酸化ハフニウムから構成され、かつ、高誘電体層ＨＫ１より薄い酸素供給層ＨＫ２を形成し、さらに、窒化タンタルから構成されるキャップ層ＣＬを形成した後、基板ＳＵＢの主面を熱処理する。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＩＳトランジスタを備える半導体装置の性能を向上させる技術を提供する。
【解決手段】ＭＩＳトランジスタのゲート絶縁膜５０２、ゲート電極５０３及びソース・ドレイン領域５０６を半導体基板５０１に形成し、ソース・ドレイン領域５０６上に、シリサイド反応に必要な金属の拡散を抑制する拡散抑制膜５１１を形成する。そして、ゲート電極上５０３及び拡散抑制膜５１１上に、当該拡散抑制膜５１１が拡散を抑制する金属から成る金属膜５３１を形成する。その後、金属膜５３１とゲート電極５０３とを反応させて、ゲート電極５０３の全領域をシリサイド化するとともに、拡散抑制膜５１１を介して金属膜５３１とソース・ドレイン領域５０６とを反応させて、ソース・ドレイン領域を５０６シリサイド化する。 （もっと読む）

【課題】シリコンから構成される導電パターンの下から上までの幅を均一化すること。
【解決手段】半導体基板１上に絶縁膜５を介して第１シリコン膜６を形成し、第１シリコン膜６に高濃度で一導電型不純物を導入し、第１シリコン膜６上に第２シリコン膜９を形成し、第２シリコン膜９上に所定パターンのマスク１０ｍを形成した後、マスク１０ｍから露出する領域で、第１シリコン膜６が露出しない深さまで第１条件により第２シリコン膜９をエッチングし、ついで第１条件に比べて半導体基板１の垂直方向へのエッチング成分の高い第２条件によって第２シリコン膜９の残りと第１シリコン膜６を絶縁膜５が露出しない深さまでエッチングし、さらに第２条件に比べて絶縁膜に対する第１シリコン膜６のエッチング選択比が大きな第３条件により第１シリコン膜６の残りをエッチングする工程とを有している。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】金属とシリコンおよび／またはゲルマニウムを必須として含む金属半導体化合物をゲート電極とする金属絶縁膜半導体電界効果トランジスタを利用した半導体装置において、ゲート絶縁膜やチャネル等によらずに複数の閾値電圧を設定する。
【解決手段】半導体装置が、ＭＡ_ｘで表される組成を有する第１のゲート電極を含む第１のトランジスタと、ＭＡ_ｙで表される組成を有する第２のゲート電極を含む第２のトランジスタを少なくとも含むＭＩＳ電界効果トランジスタを含む（式中、ＭはＷ、Ｍｏ、Ｎｉ、Ｐｔ、Ｔａ、Ｐｄ、Ｃｏ、およびＴｉからなる群より選択される少なくとも１種の金属元素であり、Ａはシリコンおよび／またはゲルマニウムであり、０＜ｘ≦３、および０＜ｙ≦３であり、ｘとｙは異なる）。 （もっと読む）

【課題】高耐圧性を確保するとともに、低いゲート閾値電圧を実現することができる窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタは、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４が、順に積層された窒化物半導体積層構造部１を備えている。窒化物半導体積層構造部１には、断面台形（メサ形状）となるようにエッチングされることにより、壁面７が形成されている。この壁面７の形成によって露出したｐ型ＧａＮ層３の半導体表面部には、ｐ型ＧａＮ層３とは異なる伝導特性を有する領域１０が形成され、領域１０に接するようにゲート絶縁膜８が形成されている。さらにこのゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。 （もっと読む）