半導体装置及びその製造方法
【課題】微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。
【解決手段】半導体装置は、半導体基板１内に形成された第１導電型の第１の領域３及び第２導電型の第２の領域４と、半導体基板１上であって、第１の領域３及び第２の領域４の上に形成されたゲート絶縁膜５と、ゲート絶縁膜5上に形成された保護膜６と、保護膜６のうち第１の領域３の上に設けられた部分上に形成され、金属からなる第１のゲート電極９と、保護膜６のうち第２の領域４の上に設けられた部分上に形成された第２のゲート電極１２とを備えている。ゲート絶縁膜５及び保護膜６は、高誘電率膜からなる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率膜からなる絶縁膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化に向けて、半導体素子の微細化とともに、ゲート絶縁膜の薄膜化が推進されてきた。しかしながら、ゲート絶縁膜を薄膜化すると、トンネルリーク電流が発生して絶縁耐性が低下することにより、デバイス特性に影響を及ぼす恐れがあり、ゲート絶縁膜の薄膜化には限界が見え始めている。
【０００３】
そこで、ゲート絶縁膜を薄膜化するための効果的な対策として、ゲート絶縁膜の材料として、シリコン酸化物の代わりに、高誘電率を有するゲート絶縁膜を導入することが推進されている。
【０００４】
上述の高誘電率を有するゲート絶縁膜の有力な材料としては、ハフニウムシリケート（ＨｆＳｉＯ）膜が知られている。これは、ハフニウムシリケート膜の比誘電率が比較的大きく（10<ε<20）、かつ６００℃程度の熱処理を加えても結晶化しないという利点によるものである。しかしながら、ハフニウムシリケート膜を用いた場合、ゲート電極としてポリシリコン電極を用いると、ゲート絶縁膜中の酸素欠損を原因とするフェルミレベルピニング現象により、特に、ｐ型トランジスタのしきい値が高電圧側にずれる問題が生じる。
【０００５】
また、ポリシリコン電極とゲート絶縁膜との間に形成される空乏層の容量により、相対的にゲート絶縁膜容量が低下し、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が増膜化してしまう。これに対して、ポリシリコン電極の代わりに、金属電極を適用する試みが行われている。金属電極を用いる場合、それぞれＰ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）用、及びｎ型ＭＩＳＦＥＴ用の仕事関数を持つ材料を選定し、インテグレーションを構築する必要がある。ここで、図１１は、金属の仕事関数を示す図である。同図に示すように、ｐ型ＭＩＳＦＥＴ用（ＰＭＯＳ用）の電極材料の候補としては、例えばＴｉＮ、Ｐｔ、及びＲｕＯ２が挙げられる。一方、ｎ型ＭＩＳＦＥＴ用（ＮＭＯＳ用）の電極材料の候補としては、例えばＭｏ及びＴａなどが挙げられる。
【０００６】
続いて、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴに、互いに異なる材料からなる金属ゲート電極をそれぞれ形成する方法について一例を以下に示す。図１２は、従来の半導体装置の製造方法を示すフローチャートである。また、図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【０００７】
図１２及び図１３（ａ）に示すように、まず、素子分離絶縁膜１０１が形成された半導体基板１００上に高誘電率膜（High-k膜）からなるゲート絶縁膜１０３を形成する。その後、ゲート絶縁膜１０３上に第１のゲート電極形成膜１０４ａを成膜し、リソグラフィーによるパターニングを行う。次に、図１３（ｂ）に示すように、第１のゲート電極形成膜１０４ａのうち、一方のチャネル領域（例えばＮ型ＭＩＳＦＥＴ領域）に形成された部分をウェットエッチングにより除去する。これにより、Ｐ型ＭＩＳＦＥＴ領域に第１のゲート電極を形成することができる。
【０００８】
次に、半導体基板の全面上に第２のゲート電極形成膜１０６ａを成膜した後、該第２のゲート電極形成膜のパターニングを行い、第２の金属ゲート電極膜のうち、Ｐ型ＭＩＳＦＥＴ領域に形成された部分をエッチングにより除去する。以降、所定の工程を経て、Ｐ型ＭＩＳＦＥＴ上に設けられた第１のゲート電極と、Ｎ型ＭＩＳＦＥＴ上に設けられた第２のゲート電極とを作り分けることができる。
【０００９】
ここで、第１のゲート電極形成膜を選択的に除去するために、通常ウェットエッチングが行われるが、この際、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜が直接薬液に暴露されてしまう。そのため、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜は、ダメージを受けて膜質が劣化する恐れがある。
【００１０】
また、図１３（ｄ）に示す工程では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＥＴが互いに非対称な構造であるため、ゲート電極のパターニングが比較的難しくなる。このように、各ＭＩＳＦＥＴ領域で互いに異なる金属ゲート電極を有するデュアルメタルゲート構造を実現することは、従来のポリシリコンからなるゲート電極の場合に比べて、様々な不具合が生じる。
【００１１】
上述のウェットエッチング時にゲート絶縁膜が損傷を受ける不具合に対して、ゲート絶縁膜と第１のゲート電極形成膜との間に、バッファー層として窒化アルミニウム（ＡｌＮｘ）層を挿入する方法が提案されている（例えば特許文献１参照）。この方法によれば、窒化アルミニウム層が設けられていることで、第１のゲート電極形成膜の除去時に、ゲート絶縁膜が露出することはなく、エッチング薬液に浸食されない。なお、窒化アルミニウム層は、活性化アニールなどの後工程における熱処理で、完全にＰ型メタル膜及びＮ型メタル膜中に拡散して消費されることで、ゲート絶縁膜の増膜には寄与しないと記されている。また、これに関して、ＴＥＭ（透過電子顕微鏡像）写真においてＡｌＮ層は観察されず、且つ、ゲート絶縁膜の電気的な膜厚は変化しないことが示されている。
【特許文献１】特表２００６−５２４４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献によれば、実際に評価されたゲート絶縁膜の膜厚は３ｎｍ程度である。３ｎｍ程度の膜厚では、ＡｌＯ膜の存在の有無は膜厚の増膜という点からほとんど無視できるが、膜厚が例えば１．５ｎｍ程度以下であるような、より薄膜化されたゲート絶縁膜では、増膜及び特性への影響が無視できない可能性が高い。また、ＡｌＮ層の比誘電率は、ＳｉＯ２の２倍程度であり、物理膜厚が変わるとＥＯＴが変動しやすいことも懸念される。
【００１３】
上記に鑑み、本発明は、微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の第１の半導体装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の領域及び第２導電型の第２の領域と、前記半導体基板上であって、前記第１の領域及び前記第２の領域の上に形成され、高誘電率膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜のうち前記第１の領域の上に設けられた部分上に形成され、金属からなる第１のゲート電極と、前記保護膜のうち前記第２の領域の上に設けられた部分上に形成された第２のゲート電極とを備えている。
【００１５】
この構成によれば、高誘電率膜からなるゲート絶縁膜上に高誘電率膜からなる保護膜を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【００１６】
また、本発明の第２の半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、高誘電率膜からなる容量絶縁膜と、前記容量絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜上に形成され、金属からなる上部電極とを有し、前記半導体基板に電気的に接続されたＭＩＭキャパシタとを備えている。
【００１７】
この構成によれば、高誘電率膜からなる容量絶縁膜と上部電極との間に保護膜を有するＭＩＭキャパシタを備えているため、容量絶縁膜を形成した後に金属からなる上部電極を形成する際に、該容量絶縁膜の膜質が劣化するのを抑制することができる。また、保護膜は高誘電率膜から構成され、ＥＯＴを大きく増加させることがないので、容量絶縁膜の十分な特性を確保することができる。その結果、本実施形態の半導体装置では、高容量化され、良好な特性を示すＭＩＭキャパシタを備えた半導体装置を実現することができる。
【００１８】
また、本発明の半導体装置の製造方法は、半導体基板内に第１導電型の第１の領域及び第２導電型の第２の領域を形成する工程（ａ）と、前記半導体基板上に高誘電率膜からなるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に高誘電率膜からなる保護膜を形成する工程（ｂ）と、前記保護膜上に金属からなる第１のゲート電極形成膜を堆積した後、前記第１のゲート電極形成膜のうち、前記第２の領域の上方に形成された部分を選択的に除去して、前記第２の領域の上方に形成された前記保護膜を露出させる工程（ｃ）と、
前記金属膜及び露出した前記保護膜の上に第２のゲート電極形成膜を形成する工程（ｄ）と、前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜、前記保護膜、及び前記ゲート絶縁膜をパターニングすることで、前記第１の領域の上方及び前記第２の領域の上方にそれぞれ第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えている。
【００１９】
この方法によれば、工程（ｂ）で、高誘電率膜からなるゲート絶縁膜上に保護膜を形成することで、後の工程（ｃ）で、第２の領域の上方に形成された第１のゲート電極形成膜を選択的に除去する際に、保護膜によりゲート絶縁膜が保護されるため、ゲート絶縁膜が製造工程中にダメージを受けるのを抑制することができる。さらに、本発明の半導体装置の製造方法では、保護膜として高誘電率膜を用いることで、ゲート絶縁膜とゲート電極（第１のゲート電極及び第２のゲート電極）との間に保護膜を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本発明の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法を用いると、良好な品質を有する高誘電率膜からなる絶縁膜を備えることができるため、微細化されてもリーク電流が抑制され、高い信頼性を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００２２】
まず、図１（ａ）に示すように、活性領域を有する半導体基板１内にＬＯＣＯＳ（Local Oxidation of Silicon）法、又はＳＴＩ（Shallow Trench Isolation）分離法などを用いて、素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２に囲まれた活性領域に対して、イオン注入することで、半導体基板１内であって素子分離絶縁膜２に取り囲まれたｎ型ウェル領域３及びｐ型ウェル領域４をそれぞれ形成する。その後、半導体基板１に対してウェット洗浄を行い、ｎ型ウェル領域３及びｐ型ウェル領域４上にケミカル酸化膜（図示せず）を形成する。
【００２３】
次に、図１（ｂ）に示すように、半導体基板１上に高誘電率膜からなるゲート絶縁膜５を形成する。具体的には、ゲート絶縁膜５を形成する前に、半導体基板１の表面に膜厚が０．５〜１．５ｎｍの範囲のシリコン酸化膜などからなる界面層１３を、熱酸化法により形成する。その後、界面層１３をプラズマ窒化する。これにより、後の工程で形成するゲート絶縁膜５をアニールする際に界面層１３が増膜するのを抑制することができる。ここで、プラズマ窒化の条件としては、例えば圧力が５〜１０００ｍＴｏｒｒ（０．６７〜１３３Ｎ／ｍ２）の範囲で、Ｎ２ガス又はＡｒ／Ｎ２ガス雰囲気下で行い、ＰＷＲ＝０．５〜３ｋＷ、ステージ温度を４００℃以下程度とする。
【００２４】
続いて、プラズマ窒化された界面層１３をアニール処理する。これにより、界面層１３中に未反応で存在している原子状窒素の脱理を促進させるとともに、界面層１３中の不完全な結合や欠陥を修復することができる。なお、アニール処理は、例えば圧力を０．５〜５Ｔｏｏｒ（６６.７〜６６６.６Ｎ／ｍ２）、温度を１０００℃に設定し、２．５〜１５秒間行う。
【００２５】
次に、界面層１３上に高誘電率膜からなるゲート絶縁膜５を堆積する。この時、例えば熱ＣＶＤ法により、例えばＴＥＭＡＨ（tetrakis(ethylmethylamido)hafnium）とＳｉ(ＣＨ３)３ＮＨ２（Tri-dimethyl-amino-silene）とを原料として用い、温度を５００〜６００℃、流量をＴＥＭＡＨ／Ｓｉ(ＣＨ３)３ＮＨ２／Ｏ２＝５０／５０／１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定して成膜を行う。なお、シリコン酸化膜換算膜厚であるＥＯＴ（Equivalent Oxide Thickness）を１．０〜１．５ｎｍ程度に設定する場合、ゲート絶縁膜５を２〜３ｎｍの膜厚で堆積したらよい。なお、ゲート絶縁膜５の材料としては、ハフニウムオキサイド又はハフニウムオキシナイトライドの高誘電率膜であれば好ましいが、これに限定されるものではない。
【００２６】
続いて、ゲート絶縁膜５の結晶化を防止するために、高誘電率膜からなるゲート絶縁膜５をプラズマ窒化する。なお、プラズマ窒化の条件としては、図１（ｂ）に示す工程の界面層１３のプラズマ窒化と同様の条件を用いることができる。
【００２７】
次に、プラズマ窒化されたゲート絶縁膜５を酸素雰囲気下でアニール処理する。これにより、ゲート絶縁膜５中の不純物の除去、及び不完全な結合や欠陥の修復をするとともに、界面層１３との密着性を向上させることができる。なお、アニール処理の条件としては、上述の界面層１３のアニール処理と同様の条件を用いることができる。
【００２８】
次に、ゲート絶縁膜５上に、チタン酸化膜などからなる高誘電率膜の保護膜６を形成する。この時、例えば、酸素雰囲気下で、チタンターゲットを用いた反応性ＤＣ（Direct Current）スパッタ法を用いる。具体的な方法としては、ＤＣパワーを０．１〜３ｋＷに設定して成膜し、成膜後には酸素雰囲気下、６００℃程度でアニール処理を行う。なお、ＤＣスパッタ法の代わりに、ＴｉＣｌ４及びＯ２等を用いたＣＶＤ（Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法を使用してもよい。ただし、ＣＶＤ法やＡＬＤ法では、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。なお、保護膜６の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜６の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜６の効果を得ることができる。
【００２９】
続いて、窒化チタン（ＴｉＮ）などからなる第１のゲート電極形成膜７ａを形成する。なお、ＴｉＮの膜厚は、例えば５ｎｍ以上２０ｎｍ以下である。この時、例えば、窒素雰囲気下で行う反応性スパッタ法を用いる。具体的な条件としては、Ｎ２又はＡｒ／Ｎ２雰囲気下で、磁束密度を０．５〜５０ｍＴに設定し、膜厚が１０〜３０ｎｍ程度となるように堆積する。なお、堆積後に、窒素雰囲気下で、６００℃程度以下のアニール処理を行ってもよい。また、本工程では、スパッタ法の代わりに、窒化チタンとアンモニアを用いたＣＶＤ法やＡＬＤ法を使用してもよい。ただし、この場合、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。
【００３０】
次に、図１（ｃ）に示すように、第１のゲート電極形成膜７ａのうちｐ型ウェル領域４の上方に形成された部分を選択的に除去する。具体的には、リソグラフィーによりパターニングを行い、第１のゲート電極形成膜７ａのうち、ｎ型ウェル領域３の上方に形成された部分上にレジスト（図示せず）を形成する。その後、レジストをマスクとして、例えば過酸化水素水（Ｈ２Ｏ２）を含む酸で洗浄することで、第１のゲート電極形成膜７ａを選択的に除去する。ここで、本工程で用いる洗浄方法として、例えば薬液としてＳＰＭ（硫酸過水）を用いた方法が挙げられる。具体的な薬液としては、液温が１００℃程度で、Ｈ２Ｏ２：Ｈ２ＳＯ４＝１：４の混合液を用いる。ここで、酸化チタンからなる保護膜６は、硫酸に対して化学的に安定である。そのため、本工程では、ｐ型ウェル領域４の上方に形成された第１のゲート電極形成膜７ａが選択的に除去されることで、保護膜６のうちｐ型ウェル領域４の上方に形成された部分が露出する。続いて、レジスト（図示せず）をＳＰＭ洗浄により除去する。この時、半導体基板１上の有機物質も一緒に除去される。
【００３１】
次に、保護膜６の表面及びゲート絶縁膜５を再酸化する。ここで、上述のＴｉＮからなる第１のゲート電極形成膜７ａは還元雰囲気で成膜されるため、酸化チタン膜からなる保護膜６及びハフニウムシリケート膜からなるゲート絶縁膜５中には、酸素欠損が生じてしまう。そのため、本工程では、保護膜６及びゲート絶縁膜５を再酸化することで、酸素欠損による膜質の劣化を抑制する。
【００３２】
再酸化方法としては、水蒸気によるウェット酸化（水蒸気酸化）、プラズマを用いた酸化（プラズマ酸化）、又はオゾンガスを用いた酸化（オゾン酸化）などの方法が用いられる。ここで、再酸化工程では、処理温度を６００℃以下にすることが好ましい。なお、水蒸気酸化やオゾン酸化の場合、膜の内部まで活性種が侵入しやすく、膜全体が酸化されやすい。この場合、ゲート絶縁膜の増膜が懸念されるため、最適な処理温度と処理時間を設定する必要がある。一方、プラズマ酸化の場合、活性種が侵入する深さは水蒸気酸化及びオゾン酸化よりも浅く、膜の表面部分が酸化されやすい。従って、プラズマ酸化では、上記２つの酸化方法よりも処理時間を長くするか、若しくは処理温度を高くするなどの条件を設定する必要がある。また、上記の方法以外にも、ラジカル酸化及び紫外線酸化を用いてもよい。
【００３３】
なお、この再酸化工程では、保護膜６及びゲート絶縁膜５だけでなく、ＴｉＮからなる第１のゲート電極形成膜７ａの表面も酸化される。そのため、再酸化工程の後に、例えば、１／１００程度に薄められた希薄なフッ酸を用いて、第１のゲート電極形成膜７ａの表面に形成された酸化被膜を除去する。
【００３４】
次に、図２（ａ）に示すように、半導体基板１上に、ポリシリコンなどからなる第２のゲート電極形成膜８ａを形成する。その後、図２（ｂ）に示すように、リソグラフィーによりパターニングを行うことで、界面層１３及びゲート絶縁膜５、保護膜６、第１のゲート電極形成膜７ａ、及び第２のゲート電極形成膜８ａを選択的に除去する。これにより、ｐ型ＭＩＳＦＥＴ領域には、ｎ型ウェル領域３上に形成され、第１のゲート電極形成膜７ａ及び第２のゲート電極形成膜８ａから構成されたｐ型ゲート電極（第１の電極）９を形成することができる。一方、ｎ型ＭＩＳＦＥＴ領域には、ｐ型ウェル領域４上に形成され、第２のゲート電極形成膜８ａから構成されたｎ型ゲート電極（第２の電極）１２を形成することができる。なお、第２のゲート電極形成膜８ａの材料としては、例えばリンが導入されたポリシリコン、タンタルを含む炭化物、タンタル酸窒化物、又は、モリブデンアルミ窒化物を用いることができる。
【００３５】
続いて、図２（ｃ）に示すように、ｐ型ＭＩＳＦＥＴ領域では、ｐ型ゲート電極９をマスクとして所定の不純物をイオン注入することで、ｎ型ウェル領域３内に低濃度不純物拡散層１０を形成する。次に、ＣＶＤ法を用いて、界面層１３、ゲート絶縁膜５、保護膜６、ｐ型ゲート電極９の側面にサイドウォール１４を形成する。その後、サイドウォール１４及びｐ型ゲート電極９をマスクして、半導体基板１内に所定の不純物をさらにイオン注入することで、ｎ型ウェル領域３内に高濃度不純物拡散層１１を形成する。その後、ｐ型ゲート電極９及び高濃度不純物拡散層１１の表面に、サリサイド技術を用いてシリサイド層１５をそれぞれ形成する。一方、ｎ型ＭＩＳＦＥＴ領域においても、同様にして、ｎ型ゲート電極１２をマスクとしてイオン注入を行うことで、ｐ型ウェル領域４内に低濃度不純物拡散層１０を形成する。続いて、ｐ型ＭＩＳＦＥＴ領域と同様にして、サイドウォール１４、高濃度不純物拡散層１１、及びシリサイド層１５をそれぞれ形成する。
【００３６】
最後に、図２（ｄ）に示すように、半導体基板１の全面に、層間絶縁膜１６を形成する。その後、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されるコンタクトプラグ１７を形成する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。
【００３７】
本実施形態の半導体装置の製造方法の特徴は、図１（ｂ）に示す工程で、高誘電率膜からなるゲート絶縁膜５上に、酸化チタン膜からなる保護膜６を形成したことにある。この方法によれば、後の図１（ｃ）に示す工程で、ゲート絶縁膜５の上方に形成された第１のゲート電極形成膜７ａを選択的に除去する際に、保護膜６によりゲート絶縁膜５が保護されるため、ゲート絶縁膜５が製造工程中にダメージを受けるのを抑制することができる。さらに、本実施形態の半導体装置の製造方法では、保護膜６として高誘電率膜を用いることで、ゲート絶縁膜５とゲート電極（ｐ型ゲート電極９及びｎ型ゲート電極１２）との間に保護膜６を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本実施形態の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。
【００３８】
また、本実施形態の半導体装置の製造方法では、図１（ｄ）に示す工程で、ゲート絶縁膜５及び保護膜６を再酸化する工程を備えている。ここで、図３は、本実施形態の半導体装置の製造方法に係る再酸化工程を示す断面図である。図３に示すように、再酸化工程では、ゲート絶縁膜５及び保護膜６に酸素が供給される。そのため、第１のゲート電極形成膜７ａの成膜時に、酸化膜から構成されるゲート絶縁膜５及び保護膜６中の酸素が欠損しても、再度酸化を行うことで酸素欠損による膜質の劣化を抑制でき、良好な特性を示すゲート絶縁膜５及び保護膜６を得ることができる。その結果、本実施形態の半導体装置の製造方法を用いると、半導体装置の信頼性をより一層向上させることができる。
【００３９】
次に、本実施形態の半導体装置の構成について、図２（ｄ）を用いて簡単に説明する。同図に示すように、本実施形態の半導体装置は、半導体基板１と、半導体基板１内に形成されたｎ型ウェル領域３及びｐ型ウェル領域４と、ｎ型ウェル領域３とｐ型ウェル領域４とを分離する素子分離絶縁膜２と、半導体基板１上であって、ｎ型ウェル領域３及びｐ型ウェル領域４上にそれぞれ順に形成された界面層１３、ゲート絶縁膜５、保護膜６と、保護膜６のうち、ｎ型ウェル領域３の上に設けられた部分上に形成され、金属からなるｐ型ゲート電極（第１の電極）９と、保護膜６のうち、ｐ型ウェル領域４の上に設けられた部分上に形成されたｎ型ゲート電極（第２の電極）１２とを備えている。なお、ｐ型ゲート電極（第１の電極）９は、ＴｉＮなどからなる第１のゲート電極形成膜７ａと、ポリシリコンなどからなる第２のゲート電極形成膜８ａとから構成されている。また、ゲート絶縁膜５及び保護膜６は、高誘電率膜から構成される。
【００４０】
また、本実施形態の半導体装置は、ｎ型ウェル領域３及びｐ型ウェル領域４内であって、それぞれ平面的に見てｐ型ゲート電極９及びｎ型ゲート電極１２の両側方にそれぞれ形成された低濃度不純物拡散層１０及び高濃度不純物拡散層１１と、高濃度不純物拡散層１１、ｐ型ゲート電極９、及びｎ型ゲート電極１２の表面に設けられたシリサイド層１５と、ｐ型ゲート電極９及びｎ型ゲート電極１２の上に形成された層間絶縁膜１６と、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されたコンタクトプラグ１７とを備えている。
【００４１】
以上の構成を有する本実施形態の半導体装置では、ゲート絶縁膜５上に高誘電率膜からなる保護膜６を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【００４２】
以下、本発明の半導体装置及びその製造方法の特徴である保護膜６の効果について説明する。最初に、本願発明者らが行った検討について図４及び図５を用いて述べる。図４は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図である。なお、「ＴｉＮ成膜なし」は、ゲート絶縁膜上に、ゲート電極材料としてポリシリコンを成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。一方、「ＴｉＮ成膜あり」は、ゲート絶縁膜上に窒化チタン膜を成膜して一旦洗浄により除去した後、ゲート絶縁膜上にゲート電極材料としてポリシリコンを新たに成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。なお、いずれの場合もゲート絶縁膜の材料として高誘電率膜を用いた。
【００４３】
図４に示すように、「ＴｉＮ成膜あり」の場合、「ＴｉＮ成膜なし」に比べてｎ型ＭＩＳＦＥＴのリーク電流は大きくなる。これは、ＴｉＮ膜を除去する工程でゲート絶縁膜がダメージを受ける結果、膜質が劣化してしまうからだと考えられる。
【００４４】
続いて、図５は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。なお、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の方法と同様にして作製したｎ型ＭＩＳＦＥＴの容量値をそれぞれ測定した結果である。図５に示すように、ｐ型ゲート電極としてＴｉＮ膜を成膜してもしなくても、ｎ型ＭＩＳＦＥＴの容量値はほとんど変わらない。ここで、容量値は絶縁膜の膜厚に対して比例することから、ＴｉＮ膜を成膜しても成膜しなくとも、実効的なゲート絶縁膜の膜厚は変わらないことがわかる。さらに、図４及び図５の結果を合わせて考えると、ＴｉＮ膜を成膜した場合にリーク電流が増加するのは、実効的なゲート絶縁膜の膜厚の変化によるものではなく、ＴｉＮ膜の除去工程によりゲート絶縁膜の膜質が劣化してしまうからだと思われる。
【００４５】
そこで、本願発明者らは、ＥＯＴを大きく変化させることなく、且つ、ＴｉＮ膜の除去工程時にゲート絶縁膜を保護するために、高誘電率膜からなる保護膜をゲート絶縁膜上に設けることにした。以下、図６を用いて本実施形態の半導体装置に係る保護膜の効果を説明する。図６は、本発明の半導体装置に係るＥＯＴに対するリーク電流を示す図である。なお、図６に示す結果のうち、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の図４及び図５と同じ条件で成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流をそれぞれ測定した結果である。なお、「ＴｉＮ成膜なし」については、ＥＯＴの異なるサンプルを準備し、各サンプルにおいてリーク電流を測定した。また、「ＴｉＯ挿入」は、本実施形態の半導体装置の製造方法を用いて、ゲート絶縁膜上にＴｉＯ膜、ＴｉＮ膜を順次形成した後、ＴｉＮ膜のみを一旦洗浄により除去し、露出したＴｉＯ膜上にゲート電極材料としてポリシリコンを新たに成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。さらに、「洗浄のみ」は、ゲート絶縁膜を洗浄した後、該ゲート絶縁膜上にポリシリコンを成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。なお、洗浄方法は、「ＴｉＮ成膜あり」及び「ＴｉＯ挿入」の場合における、Ｔｉ膜を除去する際に用いる洗浄方法と同様にして、硫酸過水洗浄を用いた。
【００４６】
図６に示すように、ＴｉＯ膜を用いた場合のリーク電流値は、「ＴｉＮ成膜なし」の場合と同等の値となっている。このことから、ゲート絶縁膜とＴｉＮ膜との間にＴｉＯ膜を設けることで、ＴｉＮ膜の除去工程を経ても、ゲート絶縁膜の膜質の劣化が抑制されることがわかる。一方、「洗浄のみ」の場合、リーク電流値は比較的低い値を示しており、ゲート絶縁膜に対して洗浄処理のみを行っても、ゲート絶縁膜の劣化は起こりにくいことが確認できた。言い換えると、ＴｉＮ膜を成膜した後、部分的にＴｉＮ膜を除去することで、ゲート絶縁膜の劣化が生じると考えられる。そのため、本実施形態の半導体装置の製造方法に係る、ＴｉＯなどからなる保護膜６を用いることは、同一基板上に互いに異なる材料からなる各ゲート電極（第１の電極及び第２の電極）を作り分ける際に有用であると言える。
【００４７】
なお、本実施形態の半導体装置及びその製造方法では、第１の電極をｐ型ゲート電極、第２の電極をｎ型ゲート電極としたが、これに限定されるものではない。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態の半導体装置及びその製造方法について図面を参照しながら説明する。本実施形態では、ＭＩＭ（Metal Insulation Metal）キャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）を一例に挙げて説明する。ここで、近年の半導体装置の微細化に対応するために、キャパシタの容量絶縁膜として、ハフニウムオキサイド、ジルコニアオキサイドなどの高誘電率膜を用いる検討が行われている。この場合、高誘電率膜からなる容量絶縁膜の結晶化を抑制するために、電極材料としては従来のポリシリコンに代えて、例えば４００℃程度以下の低温で成膜が可能なＴｉＮ、ＴａＮなどの金属材料が用いられるようになった。以上のことより、本実施形態の半導体装置及びその製造方法では、高誘電率膜からなるキャパシタの容量絶縁膜と、金属からなる電極とを備えた半導体装置について説明する。図７は、本実施形態の半導体装置の構成を示す断面図である。
【００４９】
図７に示すように、本実施形態の半導体装置は、半導体基板３１と、半導体基板３１内に形成された素子分離絶縁膜３２と、半導体基板３１上に形成されたＭＯＳトランジスタを備えている。ここで、ＭＯＳトランジスタは、半導体基板３１内であって、互いに隣接する素子分離絶縁膜３２の間の領域に形成された高濃度不純物拡散層３７及び低濃度不純物拡散層３５と、半導体基板３１上であって、平面的に見て互いに隣接する高濃度不純物拡散層３７の間に位置する領域上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極３４と、ゲート電極３４及び高濃度不純物拡散層３７の表面に形成されたシリサイド層３８と、ゲート絶縁膜３３及びゲート電極３４の側面に形成されたサイドウォール３６とを有している。
【００５０】
さらに、本実施形態の半導体装置は、ＭＯＳトランジスタの上に形成された第１の層間絶縁膜５０と、第１の層間絶縁膜５０を貫通し、シリサイド層３８を介して高濃度不純物拡散層３７に接続される第１のコンタクトプラグ５１と、第１の層間絶縁膜５０及び第１のコンタクトプラグ５１の上に形成され、開口部を有する第２の層間絶縁膜５２と、該開口部に形成され、第１のコンタクトプラグ５１を介してＭＯＳトランジスタに接続されるＭＩＭキャパシタ４０とを備えている。ここで、ＭＩＭキャパシタ４０は、開口部の内面に形成され、窒化チタンなどからなる下部電極２４と、下部電極２４及び第２の層間絶縁膜５２の上に形成された容量絶縁膜２５と、容量絶縁膜２５上に形成され、酸化チタンなどからなる保護膜３０と、保護膜３０上に形成され、窒化チタンなどからなる上部電極２６とを有している。
【００５１】
また、本実施形態の半導体装置は、上部電極２６上に形成され、開口部を埋める第３の層間絶縁膜５７と、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通する第２のコンタクトプラグ５８と、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に形成された第４の層間絶縁膜５９と、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０とを備えている。
【００５２】
続いて、本実施形態の半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００５３】
まず、図８（ａ）に示すように、素子分離絶縁膜３２が形成された半導体基板３１を準備し、半導体基板３１上であって、素子分離絶縁膜２に取り囲まれた活性領域（図示せず）上にゲート絶縁膜３３及びゲート電極３４を順次形成する。その後、高濃度不純物拡散層３７、サイドウォール３６、及び低濃度不純物拡散層３５を順次形成する。次いで、高濃度不純物拡散層３７及びゲート電極３４の表面にシリサイド層３８を形成する。これにより、ＤＲＡＭのいわゆるメモリ選択型トランジスタとなるＭＯＳトランジスタ７０を作製することができる。なお、各工程の詳細な方法は、上述の第１の実施形態の半導体装置の製造方法と同様である。
【００５４】
次に、図８（ｂ）に示すように、ＭＯＳトランジスタ７０の上にＣＶＤ法により第１の層間絶縁膜５０を形成する。なお、第１の層間絶縁膜５０の材料としては、４００℃以下で成膜可能な、例えば高密度プラズマを用いたシリコン酸化（ＳｉＯ２）膜を用いることが望ましい。次に、フォトリソグラフィ法及びドライエッチング法により、第１の層間絶縁膜５０を貫通し、シリサイド層３８の上面に達するコンタクトホールを形成する。その後、コンタクトホールにＣＶＤ法及びＡＬＤ法により、バリアメタルと、金属膜からなる導電性部材とを埋め込むことで、第１のコンタクトプラグ５１を形成する。金属膜の材料としては、例えばタングステンを用いる。
【００５５】
続いて、図８（ｃ）に示すように、第１の層間絶縁膜５０の上に、ＣＶＤ法により第２の層間絶縁膜５２を形成する。ここで、第２の層間絶縁膜５２の材料としては、例えば低温で成膜が可能なＴＥＯＳ（テトラエチルオルソシリケート）膜を用いる。ＴＥＯＳ膜は、低温で成膜が可能な窒化膜を成長させた後、プラズマを用いて成膜させる。次いで、第２の層間絶縁膜５２に、第１のコンタクトプラグ５１及び第１の層間絶縁膜５０の一部を露出させる開口部６１を形成する。
【００５６】
続いて、図９（ａ）に示すように、開口部６１の内面に例えば窒化チタンからなる下部電極２４を形成する。この時、ＴｉＣｌ４とＮＨ３を用いたＣＶＤ法、又は、ＴｉＣｌ４ガスとＮＨ３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いて行う。なお、下部電極２４の膜厚は、５ｎｍ以上２０ｎｍ以下であれば好ましい。
【００５７】
次に、図９（ｂ）に示すように、下部電極２４及び第２の層間絶縁膜５２の上に、例えばＨｆＯ２からなる容量絶縁膜２５を形成する。ここで、ＴＥＭＡＨ（Tetra Ethyl Methyl Amino Hafnium）などのＨｆを含有した有機金属原料を半導体基板に吸着させる工程（ＳＡ１）と、未吸着で残存する有機金属原料を排気する工程（ＳＡ２）と、半導体基板をオゾンに暴露することで、半導体基板に吸着した有機金属原料を酸化させる工程（ＳＡ３）と、オゾンを排気する工程（ＳＡ４）とを繰り返すことで、所望の膜厚を有するＨｆＯｘ膜を形成することができる。本実施形態の半導体装置の製造方法では、上記各工程を繰り返すことで、例えば４〜８ｎｍの膜厚を有するＨｆＯ２が形成される。なお、容量絶縁膜２５の材料としては、ＨｆＯｘ及びハフニウムオキシナイトライドが好適に用いられるが、これに限定されるものではなく、酸化ジルコニウム（ＺｒＯ２）なども用いることができる。
【００５８】
次に、図９（ｂ）に示すように、容量絶縁膜２５上に酸化チタンなどからなる高誘電率膜の保護膜３０を形成する。形成方法は、上述の下部電極２４の形成方法と同様にして、ＴｉＣｌ４とＮＨ３を用いたＣＶＤ法、又は、ＴｉＣｌ４ガスとＮＨ３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いることができる。保護膜３０の膜厚としては、０．５ｎｍ以上２ｎｍ以下であることが望ましい。この場合、ＭＩＭキャパシタの容量絶縁膜２５のＥＯＴを大きく変化させることなく、保護膜として十分に機能することができる。なお、保護膜30の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜３０の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜３０の効果を得ることができる。
【００５９】
続いて、例えばＣＶＤ法又はＡＬＤ法を用いて、保護膜３０上に窒化チタンなどからなる上部電極２６を形成する。これにより、下部電極２４、容量絶縁膜２５、保護膜３０、上部電極２６を有する本実施形態の半導体装置に係るＭＩＭキャパシタを形成することができる。ここで、上部電極２６の形成工程は、ＨｆＯｘなどからなる非晶質な容量絶縁膜２５の膜質が劣化するのを抑制するため、４００℃以下の低温で行うことが望ましい。従って、ＴｉＮからなる上部電極２６は、ＣＶＤ法又はＡＬＤ法により成膜する。なお、上部電極２６の膜厚は、５ｎｍ以上５０ｎｍ以下であることが好ましく、保護膜３０上に被覆性良く形成するために、さらには、後の工程で形成される第２のコンタクトプラグとの接触抵抗を下げるために、２０ｎｍ以上５０ｎｍ以下であればより好ましい。また、上部電極２６は、上述のＣＶＤ法又はＡＬＤ法により成膜した膜の上に、スパッタ法を用いてＴｉＮ膜をさらに形成することで、ＴｉＮの積層膜から構成されていてもよい。この場合、上部電極２６の抵抗率を低減させることができるとともに、スパッタ法により開口部６１を埋め込んで上部電極２６を形成することができ、上部電極２６の段差を低減させることができる。
【００６０】
次に、上部電極２６上に例えば低温で成膜が可能なプラズマＴＥＯＳ膜などからなる第３の層間絶縁膜５７を形成する。その後、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通するコンタクトホールをドライエッチングにより形成する。次に、コンタクトホールに、タングステンなどからなる導電性の金属膜を埋め込むことで、第２のコンタクトプラグ５８を形成する。次いで、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に第４の層間絶縁膜５９を形成した後、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０を形成する。以降、所定の工程を経て、本実施形態の半導体装置（ＤＲＡＭ）を製造することができる。
【００６１】
図１０は、本実施形態の半導体装置およびその製造方法に係るＭＩＭキャパシタを示す断面図である。図１０に示すように、本実施形態の半導体装置及びその製造方法の特徴は、キャパシタの容量絶縁膜２５と上部電極２６との間に、高誘電率膜からなる保護膜３０を設けたことにある。ここで、容量絶縁膜２５上にＴｉＮからなる上部電極２６を形成する工程は、還元雰囲気下で行われるため、高誘電率膜からなる容量絶縁膜２５の膜質が劣化する恐れがある。しかし、本発明の半導体装置及びその製造方法では、容量絶縁膜２５と上部電極２６との間に保護膜３０を備えていることで、容量絶縁膜２５が上部電極２６の形成時にダメージを受けるのを抑制することができる。また、保護膜３０は高誘電率膜から構成されているため、ＥＯＴを大きく上昇させることなく、容量絶縁膜２５を保護することができる。従って、本実施形態の半導体装置及びその製造方法によれば、良好な品質を有する容量絶縁膜を備え、高容量化され、高い信頼性を有するＤＲＡＭを実現することができる。
【産業上の利用可能性】
【００６２】
本発明の半導体装置及びその製造方法は、半導体装置の高駆動化に有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図である
【図５】は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。
【図６】は、第１の実施形態の半導体装置に係るＥＯＴに対するリーク電流を示す図である。
【図７】は、本発明の第２の実施形態の半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】は、第２の実施形態の半導体装置の構成を示す断面図である。
【図１１】は、金属の仕事関数を示す図である。
【図１２】は、従来の半導体装置の製造方法を示すフローチャートである。
【図１３】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 素子分離絶縁膜
３ ｎ型ウェル領域
４ ｐ型ウェル領域
５ ゲート絶縁膜
６ 保護膜
７ａ 第１のゲート電極形成膜
８ａ 第２のゲート電極形成膜
９ ｐ型ゲート電極
１０ 低濃度不純物拡散層
１１ 高濃度不純物拡散層
１２ ｎ型ゲート電極
１３ 界面層
１４ サイドウォール
１５ シリサイド層
１６ 層間絶縁膜
１７ コンタクトプラグ
２４ 下部電極
２５ 容量絶縁膜
２６ 上部電極
３０ 保護膜
３１ 半導体基板
３２ 素子分離絶縁膜
３３ ゲート絶縁膜
３４ ゲート電極
３５ 低濃度不純物拡散層
３６ サイドウォール
３７ 高濃度不純物拡散層
３８ シリサイド層
４０ ＭＩＭキャパシタ
５０ 第１の層間絶縁膜
５１ 第１のコンタクトプラグ
５２ 第２の層間絶縁膜
５７ 第３の層間絶縁膜
５８ 第２のコンタクトプラグ
５９ 第４の層間絶縁膜
６０ 金属配線
６１ 開口部
７０ ＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、高誘電率膜からなる絶縁膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の高性能化に向けて、半導体素子の微細化とともに、ゲート絶縁膜の薄膜化が推進されてきた。しかしながら、ゲート絶縁膜を薄膜化すると、トンネルリーク電流が発生して絶縁耐性が低下することにより、デバイス特性に影響を及ぼす恐れがあり、ゲート絶縁膜の薄膜化には限界が見え始めている。
【０００３】
そこで、ゲート絶縁膜を薄膜化するための効果的な対策として、ゲート絶縁膜の材料として、シリコン酸化物の代わりに、高誘電率を有するゲート絶縁膜を導入することが推進されている。
【０００４】
上述の高誘電率を有するゲート絶縁膜の有力な材料としては、ハフニウムシリケート（ＨｆＳｉＯ）膜が知られている。これは、ハフニウムシリケート膜の比誘電率が比較的大きく（10<ε<20）、かつ６００℃程度の熱処理を加えても結晶化しないという利点によるものである。しかしながら、ハフニウムシリケート膜を用いた場合、ゲート電極としてポリシリコン電極を用いると、ゲート絶縁膜中の酸素欠損を原因とするフェルミレベルピニング現象により、特に、ｐ型トランジスタのしきい値が高電圧側にずれる問題が生じる。
【０００５】
また、ポリシリコン電極とゲート絶縁膜との間に形成される空乏層の容量により、相対的にゲート絶縁膜容量が低下し、ゲート絶縁膜の酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が増膜化してしまう。これに対して、ポリシリコン電極の代わりに、金属電極を適用する試みが行われている。金属電極を用いる場合、それぞれＰ型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）用、及びｎ型ＭＩＳＦＥＴ用の仕事関数を持つ材料を選定し、インテグレーションを構築する必要がある。ここで、図１１は、金属の仕事関数を示す図である。同図に示すように、ｐ型ＭＩＳＦＥＴ用（ＰＭＯＳ用）の電極材料の候補としては、例えばＴｉＮ、Ｐｔ、及びＲｕＯ２が挙げられる。一方、ｎ型ＭＩＳＦＥＴ用（ＮＭＯＳ用）の電極材料の候補としては、例えばＭｏ及びＴａなどが挙げられる。
【０００６】
続いて、ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴに、互いに異なる材料からなる金属ゲート電極をそれぞれ形成する方法について一例を以下に示す。図１２は、従来の半導体装置の製造方法を示すフローチャートである。また、図１３（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【０００７】
図１２及び図１３（ａ）に示すように、まず、素子分離絶縁膜１０１が形成された半導体基板１００上に高誘電率膜（High-k膜）からなるゲート絶縁膜１０３を形成する。その後、ゲート絶縁膜１０３上に第１のゲート電極形成膜１０４ａを成膜し、リソグラフィーによるパターニングを行う。次に、図１３（ｂ）に示すように、第１のゲート電極形成膜１０４ａのうち、一方のチャネル領域（例えばＮ型ＭＩＳＦＥＴ領域）に形成された部分をウェットエッチングにより除去する。これにより、Ｐ型ＭＩＳＦＥＴ領域に第１のゲート電極を形成することができる。
【０００８】
次に、半導体基板の全面上に第２のゲート電極形成膜１０６ａを成膜した後、該第２のゲート電極形成膜のパターニングを行い、第２の金属ゲート電極膜のうち、Ｐ型ＭＩＳＦＥＴ領域に形成された部分をエッチングにより除去する。以降、所定の工程を経て、Ｐ型ＭＩＳＦＥＴ上に設けられた第１のゲート電極と、Ｎ型ＭＩＳＦＥＴ上に設けられた第２のゲート電極とを作り分けることができる。
【０００９】
ここで、第１のゲート電極形成膜を選択的に除去するために、通常ウェットエッチングが行われるが、この際、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜が直接薬液に暴露されてしまう。そのため、Ｎ型ＭＩＳＦＥＴ領域に形成されたゲート絶縁膜は、ダメージを受けて膜質が劣化する恐れがある。
【００１０】
また、図１３（ｄ）に示す工程では、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＥＴが互いに非対称な構造であるため、ゲート電極のパターニングが比較的難しくなる。このように、各ＭＩＳＦＥＴ領域で互いに異なる金属ゲート電極を有するデュアルメタルゲート構造を実現することは、従来のポリシリコンからなるゲート電極の場合に比べて、様々な不具合が生じる。
【００１１】
上述のウェットエッチング時にゲート絶縁膜が損傷を受ける不具合に対して、ゲート絶縁膜と第１のゲート電極形成膜との間に、バッファー層として窒化アルミニウム（ＡｌＮｘ）層を挿入する方法が提案されている（例えば特許文献１参照）。この方法によれば、窒化アルミニウム層が設けられていることで、第１のゲート電極形成膜の除去時に、ゲート絶縁膜が露出することはなく、エッチング薬液に浸食されない。なお、窒化アルミニウム層は、活性化アニールなどの後工程における熱処理で、完全にＰ型メタル膜及びＮ型メタル膜中に拡散して消費されることで、ゲート絶縁膜の増膜には寄与しないと記されている。また、これに関して、ＴＥＭ（透過電子顕微鏡像）写真においてＡｌＮ層は観察されず、且つ、ゲート絶縁膜の電気的な膜厚は変化しないことが示されている。
【特許文献１】特表２００６−５２４４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上記特許文献によれば、実際に評価されたゲート絶縁膜の膜厚は３ｎｍ程度である。３ｎｍ程度の膜厚では、ＡｌＯ膜の存在の有無は膜厚の増膜という点からほとんど無視できるが、膜厚が例えば１．５ｎｍ程度以下であるような、より薄膜化されたゲート絶縁膜では、増膜及び特性への影響が無視できない可能性が高い。また、ＡｌＮ層の比誘電率は、ＳｉＯ２の２倍程度であり、物理膜厚が変わるとＥＯＴが変動しやすいことも懸念される。
【００１３】
上記に鑑み、本発明は、微細化されても、ＥＯＴの増膜が抑制され、且つ、良好な品質を有する高誘電率膜を備えた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明の第１の半導体装置は、半導体基板と、前記半導体基板内に形成された第１導電型の第１の領域及び第２導電型の第２の領域と、前記半導体基板上であって、前記第１の領域及び前記第２の領域の上に形成され、高誘電率膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜のうち前記第１の領域の上に設けられた部分上に形成され、金属からなる第１のゲート電極と、前記保護膜のうち前記第２の領域の上に設けられた部分上に形成された第２のゲート電極とを備えている。
【００１５】
この構成によれば、高誘電率膜からなるゲート絶縁膜上に高誘電率膜からなる保護膜を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【００１６】
また、本発明の第２の半導体装置は、半導体基板と、前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、高誘電率膜からなる容量絶縁膜と、前記容量絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜上に形成され、金属からなる上部電極とを有し、前記半導体基板に電気的に接続されたＭＩＭキャパシタとを備えている。
【００１７】
この構成によれば、高誘電率膜からなる容量絶縁膜と上部電極との間に保護膜を有するＭＩＭキャパシタを備えているため、容量絶縁膜を形成した後に金属からなる上部電極を形成する際に、該容量絶縁膜の膜質が劣化するのを抑制することができる。また、保護膜は高誘電率膜から構成され、ＥＯＴを大きく増加させることがないので、容量絶縁膜の十分な特性を確保することができる。その結果、本実施形態の半導体装置では、高容量化され、良好な特性を示すＭＩＭキャパシタを備えた半導体装置を実現することができる。
【００１８】
また、本発明の半導体装置の製造方法は、半導体基板内に第１導電型の第１の領域及び第２導電型の第２の領域を形成する工程（ａ）と、前記半導体基板上に高誘電率膜からなるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に高誘電率膜からなる保護膜を形成する工程（ｂ）と、前記保護膜上に金属からなる第１のゲート電極形成膜を堆積した後、前記第１のゲート電極形成膜のうち、前記第２の領域の上方に形成された部分を選択的に除去して、前記第２の領域の上方に形成された前記保護膜を露出させる工程（ｃ）と、
前記金属膜及び露出した前記保護膜の上に第２のゲート電極形成膜を形成する工程（ｄ）と、前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜、前記保護膜、及び前記ゲート絶縁膜をパターニングすることで、前記第１の領域の上方及び前記第２の領域の上方にそれぞれ第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えている。
【００１９】
この方法によれば、工程（ｂ）で、高誘電率膜からなるゲート絶縁膜上に保護膜を形成することで、後の工程（ｃ）で、第２の領域の上方に形成された第１のゲート電極形成膜を選択的に除去する際に、保護膜によりゲート絶縁膜が保護されるため、ゲート絶縁膜が製造工程中にダメージを受けるのを抑制することができる。さらに、本発明の半導体装置の製造方法では、保護膜として高誘電率膜を用いることで、ゲート絶縁膜とゲート電極（第１のゲート電極及び第２のゲート電極）との間に保護膜を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本発明の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。
【発明の効果】
【００２０】
本発明の半導体装置及びその製造方法を用いると、良好な品質を有する高誘電率膜からなる絶縁膜を備えることができるため、微細化されてもリーク電流が抑制され、高い信頼性を有する半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００２２】
まず、図１（ａ）に示すように、活性領域を有する半導体基板１内にＬＯＣＯＳ（Local Oxidation of Silicon）法、又はＳＴＩ（Shallow Trench Isolation）分離法などを用いて、素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２に囲まれた活性領域に対して、イオン注入することで、半導体基板１内であって素子分離絶縁膜２に取り囲まれたｎ型ウェル領域３及びｐ型ウェル領域４をそれぞれ形成する。その後、半導体基板１に対してウェット洗浄を行い、ｎ型ウェル領域３及びｐ型ウェル領域４上にケミカル酸化膜（図示せず）を形成する。
【００２３】
次に、図１（ｂ）に示すように、半導体基板１上に高誘電率膜からなるゲート絶縁膜５を形成する。具体的には、ゲート絶縁膜５を形成する前に、半導体基板１の表面に膜厚が０．５〜１．５ｎｍの範囲のシリコン酸化膜などからなる界面層１３を、熱酸化法により形成する。その後、界面層１３をプラズマ窒化する。これにより、後の工程で形成するゲート絶縁膜５をアニールする際に界面層１３が増膜するのを抑制することができる。ここで、プラズマ窒化の条件としては、例えば圧力が５〜１０００ｍＴｏｒｒ（０．６７〜１３３Ｎ／ｍ２）の範囲で、Ｎ２ガス又はＡｒ／Ｎ２ガス雰囲気下で行い、ＰＷＲ＝０．５〜３ｋＷ、ステージ温度を４００℃以下程度とする。
【００２４】
続いて、プラズマ窒化された界面層１３をアニール処理する。これにより、界面層１３中に未反応で存在している原子状窒素の脱理を促進させるとともに、界面層１３中の不完全な結合や欠陥を修復することができる。なお、アニール処理は、例えば圧力を０．５〜５Ｔｏｏｒ（６６.７〜６６６.６Ｎ／ｍ２）、温度を１０００℃に設定し、２．５〜１５秒間行う。
【００２５】
次に、界面層１３上に高誘電率膜からなるゲート絶縁膜５を堆積する。この時、例えば熱ＣＶＤ法により、例えばＴＥＭＡＨ（tetrakis(ethylmethylamido)hafnium）とＳｉ(ＣＨ３)３ＮＨ２（Tri-dimethyl-amino-silene）とを原料として用い、温度を５００〜６００℃、流量をＴＥＭＡＨ／Ｓｉ(ＣＨ３)３ＮＨ２／Ｏ２＝５０／５０／１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）に設定して成膜を行う。なお、シリコン酸化膜換算膜厚であるＥＯＴ（Equivalent Oxide Thickness）を１．０〜１．５ｎｍ程度に設定する場合、ゲート絶縁膜５を２〜３ｎｍの膜厚で堆積したらよい。なお、ゲート絶縁膜５の材料としては、ハフニウムオキサイド又はハフニウムオキシナイトライドの高誘電率膜であれば好ましいが、これに限定されるものではない。
【００２６】
続いて、ゲート絶縁膜５の結晶化を防止するために、高誘電率膜からなるゲート絶縁膜５をプラズマ窒化する。なお、プラズマ窒化の条件としては、図１（ｂ）に示す工程の界面層１３のプラズマ窒化と同様の条件を用いることができる。
【００２７】
次に、プラズマ窒化されたゲート絶縁膜５を酸素雰囲気下でアニール処理する。これにより、ゲート絶縁膜５中の不純物の除去、及び不完全な結合や欠陥の修復をするとともに、界面層１３との密着性を向上させることができる。なお、アニール処理の条件としては、上述の界面層１３のアニール処理と同様の条件を用いることができる。
【００２８】
次に、ゲート絶縁膜５上に、チタン酸化膜などからなる高誘電率膜の保護膜６を形成する。この時、例えば、酸素雰囲気下で、チタンターゲットを用いた反応性ＤＣ（Direct Current）スパッタ法を用いる。具体的な方法としては、ＤＣパワーを０．１〜３ｋＷに設定して成膜し、成膜後には酸素雰囲気下、６００℃程度でアニール処理を行う。なお、ＤＣスパッタ法の代わりに、ＴｉＣｌ４及びＯ２等を用いたＣＶＤ（Chemical Vapor Deposition）法又はＡＬＤ（Atomic Layer Deposition）法を使用してもよい。ただし、ＣＶＤ法やＡＬＤ法では、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。なお、保護膜６の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜６の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜６の効果を得ることができる。
【００２９】
続いて、窒化チタン（ＴｉＮ）などからなる第１のゲート電極形成膜７ａを形成する。なお、ＴｉＮの膜厚は、例えば５ｎｍ以上２０ｎｍ以下である。この時、例えば、窒素雰囲気下で行う反応性スパッタ法を用いる。具体的な条件としては、Ｎ２又はＡｒ／Ｎ２雰囲気下で、磁束密度を０．５〜５０ｍＴに設定し、膜厚が１０〜３０ｎｍ程度となるように堆積する。なお、堆積後に、窒素雰囲気下で、６００℃程度以下のアニール処理を行ってもよい。また、本工程では、スパッタ法の代わりに、窒化チタンとアンモニアを用いたＣＶＤ法やＡＬＤ法を使用してもよい。ただし、この場合、膜中に残留する原料の副生成物を概ね５％以下に抑えることが望ましい。
【００３０】
次に、図１（ｃ）に示すように、第１のゲート電極形成膜７ａのうちｐ型ウェル領域４の上方に形成された部分を選択的に除去する。具体的には、リソグラフィーによりパターニングを行い、第１のゲート電極形成膜７ａのうち、ｎ型ウェル領域３の上方に形成された部分上にレジスト（図示せず）を形成する。その後、レジストをマスクとして、例えば過酸化水素水（Ｈ２Ｏ２）を含む酸で洗浄することで、第１のゲート電極形成膜７ａを選択的に除去する。ここで、本工程で用いる洗浄方法として、例えば薬液としてＳＰＭ（硫酸過水）を用いた方法が挙げられる。具体的な薬液としては、液温が１００℃程度で、Ｈ２Ｏ２：Ｈ２ＳＯ４＝１：４の混合液を用いる。ここで、酸化チタンからなる保護膜６は、硫酸に対して化学的に安定である。そのため、本工程では、ｐ型ウェル領域４の上方に形成された第１のゲート電極形成膜７ａが選択的に除去されることで、保護膜６のうちｐ型ウェル領域４の上方に形成された部分が露出する。続いて、レジスト（図示せず）をＳＰＭ洗浄により除去する。この時、半導体基板１上の有機物質も一緒に除去される。
【００３１】
次に、保護膜６の表面及びゲート絶縁膜５を再酸化する。ここで、上述のＴｉＮからなる第１のゲート電極形成膜７ａは還元雰囲気で成膜されるため、酸化チタン膜からなる保護膜６及びハフニウムシリケート膜からなるゲート絶縁膜５中には、酸素欠損が生じてしまう。そのため、本工程では、保護膜６及びゲート絶縁膜５を再酸化することで、酸素欠損による膜質の劣化を抑制する。
【００３２】
再酸化方法としては、水蒸気によるウェット酸化（水蒸気酸化）、プラズマを用いた酸化（プラズマ酸化）、又はオゾンガスを用いた酸化（オゾン酸化）などの方法が用いられる。ここで、再酸化工程では、処理温度を６００℃以下にすることが好ましい。なお、水蒸気酸化やオゾン酸化の場合、膜の内部まで活性種が侵入しやすく、膜全体が酸化されやすい。この場合、ゲート絶縁膜の増膜が懸念されるため、最適な処理温度と処理時間を設定する必要がある。一方、プラズマ酸化の場合、活性種が侵入する深さは水蒸気酸化及びオゾン酸化よりも浅く、膜の表面部分が酸化されやすい。従って、プラズマ酸化では、上記２つの酸化方法よりも処理時間を長くするか、若しくは処理温度を高くするなどの条件を設定する必要がある。また、上記の方法以外にも、ラジカル酸化及び紫外線酸化を用いてもよい。
【００３３】
なお、この再酸化工程では、保護膜６及びゲート絶縁膜５だけでなく、ＴｉＮからなる第１のゲート電極形成膜７ａの表面も酸化される。そのため、再酸化工程の後に、例えば、１／１００程度に薄められた希薄なフッ酸を用いて、第１のゲート電極形成膜７ａの表面に形成された酸化被膜を除去する。
【００３４】
次に、図２（ａ）に示すように、半導体基板１上に、ポリシリコンなどからなる第２のゲート電極形成膜８ａを形成する。その後、図２（ｂ）に示すように、リソグラフィーによりパターニングを行うことで、界面層１３及びゲート絶縁膜５、保護膜６、第１のゲート電極形成膜７ａ、及び第２のゲート電極形成膜８ａを選択的に除去する。これにより、ｐ型ＭＩＳＦＥＴ領域には、ｎ型ウェル領域３上に形成され、第１のゲート電極形成膜７ａ及び第２のゲート電極形成膜８ａから構成されたｐ型ゲート電極（第１の電極）９を形成することができる。一方、ｎ型ＭＩＳＦＥＴ領域には、ｐ型ウェル領域４上に形成され、第２のゲート電極形成膜８ａから構成されたｎ型ゲート電極（第２の電極）１２を形成することができる。なお、第２のゲート電極形成膜８ａの材料としては、例えばリンが導入されたポリシリコン、タンタルを含む炭化物、タンタル酸窒化物、又は、モリブデンアルミ窒化物を用いることができる。
【００３５】
続いて、図２（ｃ）に示すように、ｐ型ＭＩＳＦＥＴ領域では、ｐ型ゲート電極９をマスクとして所定の不純物をイオン注入することで、ｎ型ウェル領域３内に低濃度不純物拡散層１０を形成する。次に、ＣＶＤ法を用いて、界面層１３、ゲート絶縁膜５、保護膜６、ｐ型ゲート電極９の側面にサイドウォール１４を形成する。その後、サイドウォール１４及びｐ型ゲート電極９をマスクして、半導体基板１内に所定の不純物をさらにイオン注入することで、ｎ型ウェル領域３内に高濃度不純物拡散層１１を形成する。その後、ｐ型ゲート電極９及び高濃度不純物拡散層１１の表面に、サリサイド技術を用いてシリサイド層１５をそれぞれ形成する。一方、ｎ型ＭＩＳＦＥＴ領域においても、同様にして、ｎ型ゲート電極１２をマスクとしてイオン注入を行うことで、ｐ型ウェル領域４内に低濃度不純物拡散層１０を形成する。続いて、ｐ型ＭＩＳＦＥＴ領域と同様にして、サイドウォール１４、高濃度不純物拡散層１１、及びシリサイド層１５をそれぞれ形成する。
【００３６】
最後に、図２（ｄ）に示すように、半導体基板１の全面に、層間絶縁膜１６を形成する。その後、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されるコンタクトプラグ１７を形成する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。
【００３７】
本実施形態の半導体装置の製造方法の特徴は、図１（ｂ）に示す工程で、高誘電率膜からなるゲート絶縁膜５上に、酸化チタン膜からなる保護膜６を形成したことにある。この方法によれば、後の図１（ｃ）に示す工程で、ゲート絶縁膜５の上方に形成された第１のゲート電極形成膜７ａを選択的に除去する際に、保護膜６によりゲート絶縁膜５が保護されるため、ゲート絶縁膜５が製造工程中にダメージを受けるのを抑制することができる。さらに、本実施形態の半導体装置の製造方法では、保護膜６として高誘電率膜を用いることで、ゲート絶縁膜５とゲート電極（ｐ型ゲート電極９及びｎ型ゲート電極１２）との間に保護膜６を設けても、ＥＯＴを大きく変化させることなく、ゲート絶縁膜の良好な特性を確保することができる。従って、本実施形態の半導体装置の製造方法を用いると、薄膜化され、良好な品質を有するゲート絶縁膜を備え、微細化されても、高速に動作が可能で信頼性の高い半導体装置を製造することができる。
【００３８】
また、本実施形態の半導体装置の製造方法では、図１（ｄ）に示す工程で、ゲート絶縁膜５及び保護膜６を再酸化する工程を備えている。ここで、図３は、本実施形態の半導体装置の製造方法に係る再酸化工程を示す断面図である。図３に示すように、再酸化工程では、ゲート絶縁膜５及び保護膜６に酸素が供給される。そのため、第１のゲート電極形成膜７ａの成膜時に、酸化膜から構成されるゲート絶縁膜５及び保護膜６中の酸素が欠損しても、再度酸化を行うことで酸素欠損による膜質の劣化を抑制でき、良好な特性を示すゲート絶縁膜５及び保護膜６を得ることができる。その結果、本実施形態の半導体装置の製造方法を用いると、半導体装置の信頼性をより一層向上させることができる。
【００３９】
次に、本実施形態の半導体装置の構成について、図２（ｄ）を用いて簡単に説明する。同図に示すように、本実施形態の半導体装置は、半導体基板１と、半導体基板１内に形成されたｎ型ウェル領域３及びｐ型ウェル領域４と、ｎ型ウェル領域３とｐ型ウェル領域４とを分離する素子分離絶縁膜２と、半導体基板１上であって、ｎ型ウェル領域３及びｐ型ウェル領域４上にそれぞれ順に形成された界面層１３、ゲート絶縁膜５、保護膜６と、保護膜６のうち、ｎ型ウェル領域３の上に設けられた部分上に形成され、金属からなるｐ型ゲート電極（第１の電極）９と、保護膜６のうち、ｐ型ウェル領域４の上に設けられた部分上に形成されたｎ型ゲート電極（第２の電極）１２とを備えている。なお、ｐ型ゲート電極（第１の電極）９は、ＴｉＮなどからなる第１のゲート電極形成膜７ａと、ポリシリコンなどからなる第２のゲート電極形成膜８ａとから構成されている。また、ゲート絶縁膜５及び保護膜６は、高誘電率膜から構成される。
【００４０】
また、本実施形態の半導体装置は、ｎ型ウェル領域３及びｐ型ウェル領域４内であって、それぞれ平面的に見てｐ型ゲート電極９及びｎ型ゲート電極１２の両側方にそれぞれ形成された低濃度不純物拡散層１０及び高濃度不純物拡散層１１と、高濃度不純物拡散層１１、ｐ型ゲート電極９、及びｎ型ゲート電極１２の表面に設けられたシリサイド層１５と、ｐ型ゲート電極９及びｎ型ゲート電極１２の上に形成された層間絶縁膜１６と、層間絶縁膜１６を貫通し、シリサイド層１５を介して高濃度不純物拡散層１１に接続されたコンタクトプラグ１７とを備えている。
【００４１】
以上の構成を有する本実施形態の半導体装置では、ゲート絶縁膜５上に高誘電率膜からなる保護膜６を備えているため、ＥＯＴを大きく増膜させることなく、ゲート絶縁膜が製造工程中に損傷するのを抑制することができる。その結果、リーク電流が抑制された良好な品質を有するゲート絶縁膜を備え、微細化されても高速に動作が可能で、信頼性の高い半導体装置を実現することができる。
【００４２】
以下、本発明の半導体装置及びその製造方法の特徴である保護膜６の効果について説明する。最初に、本願発明者らが行った検討について図４及び図５を用いて述べる。図４は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図である。なお、「ＴｉＮ成膜なし」は、ゲート絶縁膜上に、ゲート電極材料としてポリシリコンを成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。一方、「ＴｉＮ成膜あり」は、ゲート絶縁膜上に窒化チタン膜を成膜して一旦洗浄により除去した後、ゲート絶縁膜上にゲート電極材料としてポリシリコンを新たに成膜した場合における、ｎ型ＭＩＳＦＥＴのリーク電流を測定した結果である。なお、いずれの場合もゲート絶縁膜の材料として高誘電率膜を用いた。
【００４３】
図４に示すように、「ＴｉＮ成膜あり」の場合、「ＴｉＮ成膜なし」に比べてｎ型ＭＩＳＦＥＴのリーク電流は大きくなる。これは、ＴｉＮ膜を除去する工程でゲート絶縁膜がダメージを受ける結果、膜質が劣化してしまうからだと考えられる。
【００４４】
続いて、図５は、窒化チタン膜を成膜した場合と成膜しない場合における、ｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。なお、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の方法と同様にして作製したｎ型ＭＩＳＦＥＴの容量値をそれぞれ測定した結果である。図５に示すように、ｐ型ゲート電極としてＴｉＮ膜を成膜してもしなくても、ｎ型ＭＩＳＦＥＴの容量値はほとんど変わらない。ここで、容量値は絶縁膜の膜厚に対して比例することから、ＴｉＮ膜を成膜しても成膜しなくとも、実効的なゲート絶縁膜の膜厚は変わらないことがわかる。さらに、図４及び図５の結果を合わせて考えると、ＴｉＮ膜を成膜した場合にリーク電流が増加するのは、実効的なゲート絶縁膜の膜厚の変化によるものではなく、ＴｉＮ膜の除去工程によりゲート絶縁膜の膜質が劣化してしまうからだと思われる。
【００４５】
そこで、本願発明者らは、ＥＯＴを大きく変化させることなく、且つ、ＴｉＮ膜の除去工程時にゲート絶縁膜を保護するために、高誘電率膜からなる保護膜をゲート絶縁膜上に設けることにした。以下、図６を用いて本実施形態の半導体装置に係る保護膜の効果を説明する。図６は、本発明の半導体装置に係るＥＯＴに対するリーク電流を示す図である。なお、図６に示す結果のうち、「ＴｉＮ成膜なし」及び「ＴｉＮ成膜あり」は、上述の図４及び図５と同じ条件で成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流をそれぞれ測定した結果である。なお、「ＴｉＮ成膜なし」については、ＥＯＴの異なるサンプルを準備し、各サンプルにおいてリーク電流を測定した。また、「ＴｉＯ挿入」は、本実施形態の半導体装置の製造方法を用いて、ゲート絶縁膜上にＴｉＯ膜、ＴｉＮ膜を順次形成した後、ＴｉＮ膜のみを一旦洗浄により除去し、露出したＴｉＯ膜上にゲート電極材料としてポリシリコンを新たに成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。さらに、「洗浄のみ」は、ゲート絶縁膜を洗浄した後、該ゲート絶縁膜上にポリシリコンを成膜した場合のｎ型ＭＩＳＦＥＴのリーク電流を示している。なお、洗浄方法は、「ＴｉＮ成膜あり」及び「ＴｉＯ挿入」の場合における、Ｔｉ膜を除去する際に用いる洗浄方法と同様にして、硫酸過水洗浄を用いた。
【００４６】
図６に示すように、ＴｉＯ膜を用いた場合のリーク電流値は、「ＴｉＮ成膜なし」の場合と同等の値となっている。このことから、ゲート絶縁膜とＴｉＮ膜との間にＴｉＯ膜を設けることで、ＴｉＮ膜の除去工程を経ても、ゲート絶縁膜の膜質の劣化が抑制されることがわかる。一方、「洗浄のみ」の場合、リーク電流値は比較的低い値を示しており、ゲート絶縁膜に対して洗浄処理のみを行っても、ゲート絶縁膜の劣化は起こりにくいことが確認できた。言い換えると、ＴｉＮ膜を成膜した後、部分的にＴｉＮ膜を除去することで、ゲート絶縁膜の劣化が生じると考えられる。そのため、本実施形態の半導体装置の製造方法に係る、ＴｉＯなどからなる保護膜６を用いることは、同一基板上に互いに異なる材料からなる各ゲート電極（第１の電極及び第２の電極）を作り分ける際に有用であると言える。
【００４７】
なお、本実施形態の半導体装置及びその製造方法では、第１の電極をｐ型ゲート電極、第２の電極をｎ型ゲート電極としたが、これに限定されるものではない。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態の半導体装置及びその製造方法について図面を参照しながら説明する。本実施形態では、ＭＩＭ（Metal Insulation Metal）キャパシタを有するＤＲＡＭ（Dynamic Random Access Memory）を一例に挙げて説明する。ここで、近年の半導体装置の微細化に対応するために、キャパシタの容量絶縁膜として、ハフニウムオキサイド、ジルコニアオキサイドなどの高誘電率膜を用いる検討が行われている。この場合、高誘電率膜からなる容量絶縁膜の結晶化を抑制するために、電極材料としては従来のポリシリコンに代えて、例えば４００℃程度以下の低温で成膜が可能なＴｉＮ、ＴａＮなどの金属材料が用いられるようになった。以上のことより、本実施形態の半導体装置及びその製造方法では、高誘電率膜からなるキャパシタの容量絶縁膜と、金属からなる電極とを備えた半導体装置について説明する。図７は、本実施形態の半導体装置の構成を示す断面図である。
【００４９】
図７に示すように、本実施形態の半導体装置は、半導体基板３１と、半導体基板３１内に形成された素子分離絶縁膜３２と、半導体基板３１上に形成されたＭＯＳトランジスタを備えている。ここで、ＭＯＳトランジスタは、半導体基板３１内であって、互いに隣接する素子分離絶縁膜３２の間の領域に形成された高濃度不純物拡散層３７及び低濃度不純物拡散層３５と、半導体基板３１上であって、平面的に見て互いに隣接する高濃度不純物拡散層３７の間に位置する領域上に形成されたゲート絶縁膜３３と、ゲート絶縁膜３３上に形成されたゲート電極３４と、ゲート電極３４及び高濃度不純物拡散層３７の表面に形成されたシリサイド層３８と、ゲート絶縁膜３３及びゲート電極３４の側面に形成されたサイドウォール３６とを有している。
【００５０】
さらに、本実施形態の半導体装置は、ＭＯＳトランジスタの上に形成された第１の層間絶縁膜５０と、第１の層間絶縁膜５０を貫通し、シリサイド層３８を介して高濃度不純物拡散層３７に接続される第１のコンタクトプラグ５１と、第１の層間絶縁膜５０及び第１のコンタクトプラグ５１の上に形成され、開口部を有する第２の層間絶縁膜５２と、該開口部に形成され、第１のコンタクトプラグ５１を介してＭＯＳトランジスタに接続されるＭＩＭキャパシタ４０とを備えている。ここで、ＭＩＭキャパシタ４０は、開口部の内面に形成され、窒化チタンなどからなる下部電極２４と、下部電極２４及び第２の層間絶縁膜５２の上に形成された容量絶縁膜２５と、容量絶縁膜２５上に形成され、酸化チタンなどからなる保護膜３０と、保護膜３０上に形成され、窒化チタンなどからなる上部電極２６とを有している。
【００５１】
また、本実施形態の半導体装置は、上部電極２６上に形成され、開口部を埋める第３の層間絶縁膜５７と、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通する第２のコンタクトプラグ５８と、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に形成された第４の層間絶縁膜５９と、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０とを備えている。
【００５２】
続いて、本実施形態の半導体装置の製造方法について説明する。図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００５３】
まず、図８（ａ）に示すように、素子分離絶縁膜３２が形成された半導体基板３１を準備し、半導体基板３１上であって、素子分離絶縁膜２に取り囲まれた活性領域（図示せず）上にゲート絶縁膜３３及びゲート電極３４を順次形成する。その後、高濃度不純物拡散層３７、サイドウォール３６、及び低濃度不純物拡散層３５を順次形成する。次いで、高濃度不純物拡散層３７及びゲート電極３４の表面にシリサイド層３８を形成する。これにより、ＤＲＡＭのいわゆるメモリ選択型トランジスタとなるＭＯＳトランジスタ７０を作製することができる。なお、各工程の詳細な方法は、上述の第１の実施形態の半導体装置の製造方法と同様である。
【００５４】
次に、図８（ｂ）に示すように、ＭＯＳトランジスタ７０の上にＣＶＤ法により第１の層間絶縁膜５０を形成する。なお、第１の層間絶縁膜５０の材料としては、４００℃以下で成膜可能な、例えば高密度プラズマを用いたシリコン酸化（ＳｉＯ２）膜を用いることが望ましい。次に、フォトリソグラフィ法及びドライエッチング法により、第１の層間絶縁膜５０を貫通し、シリサイド層３８の上面に達するコンタクトホールを形成する。その後、コンタクトホールにＣＶＤ法及びＡＬＤ法により、バリアメタルと、金属膜からなる導電性部材とを埋め込むことで、第１のコンタクトプラグ５１を形成する。金属膜の材料としては、例えばタングステンを用いる。
【００５５】
続いて、図８（ｃ）に示すように、第１の層間絶縁膜５０の上に、ＣＶＤ法により第２の層間絶縁膜５２を形成する。ここで、第２の層間絶縁膜５２の材料としては、例えば低温で成膜が可能なＴＥＯＳ（テトラエチルオルソシリケート）膜を用いる。ＴＥＯＳ膜は、低温で成膜が可能な窒化膜を成長させた後、プラズマを用いて成膜させる。次いで、第２の層間絶縁膜５２に、第１のコンタクトプラグ５１及び第１の層間絶縁膜５０の一部を露出させる開口部６１を形成する。
【００５６】
続いて、図９（ａ）に示すように、開口部６１の内面に例えば窒化チタンからなる下部電極２４を形成する。この時、ＴｉＣｌ４とＮＨ３を用いたＣＶＤ法、又は、ＴｉＣｌ４ガスとＮＨ３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いて行う。なお、下部電極２４の膜厚は、５ｎｍ以上２０ｎｍ以下であれば好ましい。
【００５７】
次に、図９（ｂ）に示すように、下部電極２４及び第２の層間絶縁膜５２の上に、例えばＨｆＯ２からなる容量絶縁膜２５を形成する。ここで、ＴＥＭＡＨ（Tetra Ethyl Methyl Amino Hafnium）などのＨｆを含有した有機金属原料を半導体基板に吸着させる工程（ＳＡ１）と、未吸着で残存する有機金属原料を排気する工程（ＳＡ２）と、半導体基板をオゾンに暴露することで、半導体基板に吸着した有機金属原料を酸化させる工程（ＳＡ３）と、オゾンを排気する工程（ＳＡ４）とを繰り返すことで、所望の膜厚を有するＨｆＯｘ膜を形成することができる。本実施形態の半導体装置の製造方法では、上記各工程を繰り返すことで、例えば４〜８ｎｍの膜厚を有するＨｆＯ２が形成される。なお、容量絶縁膜２５の材料としては、ＨｆＯｘ及びハフニウムオキシナイトライドが好適に用いられるが、これに限定されるものではなく、酸化ジルコニウム（ＺｒＯ２）なども用いることができる。
【００５８】
次に、図９（ｂ）に示すように、容量絶縁膜２５上に酸化チタンなどからなる高誘電率膜の保護膜３０を形成する。形成方法は、上述の下部電極２４の形成方法と同様にして、ＴｉＣｌ４とＮＨ３を用いたＣＶＤ法、又は、ＴｉＣｌ４ガスとＮＨ３ガスを交互に供給し、原子層レベルで堆積させるＡＬＤ法を用いることができる。保護膜３０の膜厚としては、０．５ｎｍ以上２ｎｍ以下であることが望ましい。この場合、ＭＩＭキャパシタの容量絶縁膜２５のＥＯＴを大きく変化させることなく、保護膜として十分に機能することができる。なお、保護膜30の材料として、酸化チタン（ε＞５０）を用いれば、誘電率が十分に大きいため好ましいが、これに限定されるものではない。また、保護膜３０の膜厚としては、０．５ｎｍ以上２．０ｎｍ以下であれば好ましい。この場合、ＥＯＴを増膜させることなく、保護膜３０の効果を得ることができる。
【００５９】
続いて、例えばＣＶＤ法又はＡＬＤ法を用いて、保護膜３０上に窒化チタンなどからなる上部電極２６を形成する。これにより、下部電極２４、容量絶縁膜２５、保護膜３０、上部電極２６を有する本実施形態の半導体装置に係るＭＩＭキャパシタを形成することができる。ここで、上部電極２６の形成工程は、ＨｆＯｘなどからなる非晶質な容量絶縁膜２５の膜質が劣化するのを抑制するため、４００℃以下の低温で行うことが望ましい。従って、ＴｉＮからなる上部電極２６は、ＣＶＤ法又はＡＬＤ法により成膜する。なお、上部電極２６の膜厚は、５ｎｍ以上５０ｎｍ以下であることが好ましく、保護膜３０上に被覆性良く形成するために、さらには、後の工程で形成される第２のコンタクトプラグとの接触抵抗を下げるために、２０ｎｍ以上５０ｎｍ以下であればより好ましい。また、上部電極２６は、上述のＣＶＤ法又はＡＬＤ法により成膜した膜の上に、スパッタ法を用いてＴｉＮ膜をさらに形成することで、ＴｉＮの積層膜から構成されていてもよい。この場合、上部電極２６の抵抗率を低減させることができるとともに、スパッタ法により開口部６１を埋め込んで上部電極２６を形成することができ、上部電極２６の段差を低減させることができる。
【００６０】
次に、上部電極２６上に例えば低温で成膜が可能なプラズマＴＥＯＳ膜などからなる第３の層間絶縁膜５７を形成する。その後、第３の層間絶縁膜５７、上部電極２６、保護膜３０、容量絶縁膜２５を貫通するコンタクトホールをドライエッチングにより形成する。次に、コンタクトホールに、タングステンなどからなる導電性の金属膜を埋め込むことで、第２のコンタクトプラグ５８を形成する。次いで、第２のコンタクトプラグ５８及び第３の層間絶縁膜５７の上に第４の層間絶縁膜５９を形成した後、第４の層間絶縁膜５９を貫通し、第２のコンタクトプラグ５８に接続される金属配線６０を形成する。以降、所定の工程を経て、本実施形態の半導体装置（ＤＲＡＭ）を製造することができる。
【００６１】
図１０は、本実施形態の半導体装置およびその製造方法に係るＭＩＭキャパシタを示す断面図である。図１０に示すように、本実施形態の半導体装置及びその製造方法の特徴は、キャパシタの容量絶縁膜２５と上部電極２６との間に、高誘電率膜からなる保護膜３０を設けたことにある。ここで、容量絶縁膜２５上にＴｉＮからなる上部電極２６を形成する工程は、還元雰囲気下で行われるため、高誘電率膜からなる容量絶縁膜２５の膜質が劣化する恐れがある。しかし、本発明の半導体装置及びその製造方法では、容量絶縁膜２５と上部電極２６との間に保護膜３０を備えていることで、容量絶縁膜２５が上部電極２６の形成時にダメージを受けるのを抑制することができる。また、保護膜３０は高誘電率膜から構成されているため、ＥＯＴを大きく上昇させることなく、容量絶縁膜２５を保護することができる。従って、本実施形態の半導体装置及びその製造方法によれば、良好な品質を有する容量絶縁膜を備え、高容量化され、高い信頼性を有するＤＲＡＭを実現することができる。
【産業上の利用可能性】
【００６２】
本発明の半導体装置及びその製造方法は、半導体装置の高駆動化に有用である。
【図面の簡単な説明】
【００６３】
【図１】（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧とリーク電流の関係をそれぞれ示す図である
【図５】は、第１の実施形態の半導体装置の製造方法に係るｎ型ＭＩＳＦＥＴのゲート電圧と容量値を示す図である。
【図６】は、第１の実施形態の半導体装置に係るＥＯＴに対するリーク電流を示す図である。
【図７】は、本発明の第２の実施形態の半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】は、第２の実施形態の半導体装置の構成を示す断面図である。
【図１１】は、金属の仕事関数を示す図である。
【図１２】は、従来の半導体装置の製造方法を示すフローチャートである。
【図１３】（ａ）〜（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００６４】
１ 半導体基板
２ 素子分離絶縁膜
３ ｎ型ウェル領域
４ ｐ型ウェル領域
５ ゲート絶縁膜
６ 保護膜
７ａ 第１のゲート電極形成膜
８ａ 第２のゲート電極形成膜
９ ｐ型ゲート電極
１０ 低濃度不純物拡散層
１１ 高濃度不純物拡散層
１２ ｎ型ゲート電極
１３ 界面層
１４ サイドウォール
１５ シリサイド層
１６ 層間絶縁膜
１７ コンタクトプラグ
２４ 下部電極
２５ 容量絶縁膜
２６ 上部電極
３０ 保護膜
３１ 半導体基板
３２ 素子分離絶縁膜
３３ ゲート絶縁膜
３４ ゲート電極
３５ 低濃度不純物拡散層
３６ サイドウォール
３７ 高濃度不純物拡散層
３８ シリサイド層
４０ ＭＩＭキャパシタ
５０ 第１の層間絶縁膜
５１ 第１のコンタクトプラグ
５２ 第２の層間絶縁膜
５７ 第３の層間絶縁膜
５８ 第２のコンタクトプラグ
５９ 第４の層間絶縁膜
６０ 金属配線
６１ 開口部
７０ ＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１の領域及び第２導電型の第２の領域と、
前記半導体基板上であって、前記第１の領域及び前記第２の領域の上に形成され、高誘電率膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、高誘電率膜からなる保護膜と、
前記保護膜のうち前記第１の領域の上に設けられた部分上に形成され、金属からなる第１のゲート電極と、
前記保護膜のうち前記第２の領域の上に設けられた部分上に形成された第２のゲート電極とを備えている半導体装置。
【請求項２】
前記保護膜は、酸化チタン膜からなる請求項１に記載の半導体装置。
【請求項３】
前記保護膜の膜厚は、０．５ｎｍ以上２ｎｍ以下である請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のゲート電極は、膜厚が５ｎｍ以上２０ｎｍ以下の窒化チタンからなる請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第２のゲート電極は、リンが導入されたポリシリコン、タンタルを含む炭化物、タンタル酸窒化物、又は、モリブデンアルミ窒化物からなる請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムオキシナイトライドからなる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、高誘電率膜からなる容量絶縁膜と、前記容量絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜上に形成され、金属からなる上部電極とを有し、前記半導体基板に電気的に接続されたＭＩＭキャパシタとを備えた半導体装置。
【請求項８】
前記保護膜は、酸化チタンからなる請求項７に記載の半導体装置。
【請求項９】
前記保護膜の膜厚は、０．５ｎｍ以上２ｎｍ以下である請求項７又は８に記載の半導体装置。
【請求項１０】
前記上部電極は、膜厚が５ｎｍ以上５０ｎｍ以下の窒化チタンからなる請求項７〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記容量絶縁膜は、ハフニウムオキサイド又はハフニウムオキシナイトライドからなる請求項７〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記半導体基板上に形成され、開口部を有する層間絶縁膜をさらに備え、
前記ＭＩＭキャパシタは、前記開口部の内面に沿って形成されている請求項７〜１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
半導体基板内に第１導電型の第１の領域及び第２導電型の第２の領域を形成する工程（ａ）と、
前記半導体基板上に高誘電率膜からなるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に高誘電率膜からなる保護膜を形成する工程（ｂ）と、
前記保護膜上に金属からなる第１のゲート電極形成膜を堆積した後、前記第１のゲート電極形成膜のうち、前記第２の領域の上方に形成された部分を選択的に除去して、前記第２の領域の上方に形成された前記保護膜を露出させる工程（ｃ）と、
前記金属膜及び露出した前記保護膜の上に第２のゲート電極形成膜を形成する工程（ｄ）と、
前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜、前記保護膜、及び前記ゲート絶縁膜をパターニングすることで、前記第１の領域の上方及び前記第２の領域の上方にそれぞれ第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えた半導体装置の製造方法。
【請求項１４】
前記第１のゲート電極は、ｐ型ゲート電極であり、前記第２の電極は、ｎ型ゲート電極である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）では、酸化チタンからなる前記保護膜を膜厚が０．５ｎｍから２ｎｍで形成する請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）では、窒化チタンからなる前記第１のゲート電極形成膜を膜厚が５ｎｍ以上２０ｎｍ以下で堆積する請求項１３〜１５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記半導体基板を酸化することで、前記保護膜及び前記ゲート絶縁膜に酸素を供給する工程（ｆ）をさらに備えている請求項１３〜１６のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）では、水蒸気酸化、ラジカル酸化、プラズマ酸化、オゾン酸化、又は紫外線酸化のうちいずれか１つの方法を用いて、前記半導体基板を酸化する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｆ）では、６００℃以下の温度で前記半導体基板を酸化する請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｃ）では、塩酸、又は、硫酸及び過酸化水素を含む水溶液を用いたウェットエッチングにより、前記第１のゲート電極形成膜を選択的に除去する請求項１３〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板内に形成された第１導電型の第１の領域及び第２導電型の第２の領域と、
前記半導体基板上であって、前記第１の領域及び前記第２の領域の上に形成され、高誘電率膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、高誘電率膜からなる保護膜と、
前記保護膜のうち前記第１の領域の上に設けられた部分上に形成され、金属からなる第１のゲート電極と、
前記保護膜のうち前記第２の領域の上に設けられた部分上に形成された第２のゲート電極とを備えている半導体装置。
【請求項２】
前記保護膜は、酸化チタン膜からなる請求項１に記載の半導体装置。
【請求項３】
前記保護膜の膜厚は、０．５ｎｍ以上２ｎｍ以下である請求項１又は２に記載の半導体装置。
【請求項４】
前記第１のゲート電極は、膜厚が５ｎｍ以上２０ｎｍ以下の窒化チタンからなる請求項１〜３のうちいずれか１つに記載の半導体装置。
【請求項５】
前記第２のゲート電極は、リンが導入されたポリシリコン、タンタルを含む炭化物、タンタル酸窒化物、又は、モリブデンアルミ窒化物からなる請求項４に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、ハフニウムオキサイド又はハフニウムオキシナイトライドからなる請求項１〜５のうちいずれか１つに記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、前記下部電極上に形成され、高誘電率膜からなる容量絶縁膜と、前記容量絶縁膜上に形成され、高誘電率膜からなる保護膜と、前記保護膜上に形成され、金属からなる上部電極とを有し、前記半導体基板に電気的に接続されたＭＩＭキャパシタとを備えた半導体装置。
【請求項８】
前記保護膜は、酸化チタンからなる請求項７に記載の半導体装置。
【請求項９】
前記保護膜の膜厚は、０．５ｎｍ以上２ｎｍ以下である請求項７又は８に記載の半導体装置。
【請求項１０】
前記上部電極は、膜厚が５ｎｍ以上５０ｎｍ以下の窒化チタンからなる請求項７〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】
前記容量絶縁膜は、ハフニウムオキサイド又はハフニウムオキシナイトライドからなる請求項７〜１０のうちいずれか１つに記載の半導体装置。
【請求項１２】
前記半導体基板上に形成され、開口部を有する層間絶縁膜をさらに備え、
前記ＭＩＭキャパシタは、前記開口部の内面に沿って形成されている請求項７〜１１のうちいずれか１つに記載の半導体装置。
【請求項１３】
半導体基板内に第１導電型の第１の領域及び第２導電型の第２の領域を形成する工程（ａ）と、
前記半導体基板上に高誘電率膜からなるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に高誘電率膜からなる保護膜を形成する工程（ｂ）と、
前記保護膜上に金属からなる第１のゲート電極形成膜を堆積した後、前記第１のゲート電極形成膜のうち、前記第２の領域の上方に形成された部分を選択的に除去して、前記第２の領域の上方に形成された前記保護膜を露出させる工程（ｃ）と、
前記金属膜及び露出した前記保護膜の上に第２のゲート電極形成膜を形成する工程（ｄ）と、
前記第１のゲート電極形成膜及び前記第２のゲート電極形成膜、前記保護膜、及び前記ゲート絶縁膜をパターニングすることで、前記第１の領域の上方及び前記第２の領域の上方にそれぞれ第１のゲート電極及び第２のゲート電極を形成する工程（ｅ）とを備えた半導体装置の製造方法。
【請求項１４】
前記第１のゲート電極は、ｐ型ゲート電極であり、前記第２の電極は、ｎ型ゲート電極である請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）では、酸化チタンからなる前記保護膜を膜厚が０．５ｎｍから２ｎｍで形成する請求項１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｃ）では、窒化チタンからなる前記第１のゲート電極形成膜を膜厚が５ｎｍ以上２０ｎｍ以下で堆積する請求項１３〜１５のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記半導体基板を酸化することで、前記保護膜及び前記ゲート絶縁膜に酸素を供給する工程（ｆ）をさらに備えている請求項１３〜１６のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）では、水蒸気酸化、ラジカル酸化、プラズマ酸化、オゾン酸化、又は紫外線酸化のうちいずれか１つの方法を用いて、前記半導体基板を酸化する請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｆ）では、６００℃以下の温度で前記半導体基板を酸化する請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｃ）では、塩酸、又は、硫酸及び過酸化水素を含む水溶液を用いたウェットエッチングにより、前記第１のゲート電極形成膜を選択的に除去する請求項１３〜１９のうちいずれか１つに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−１１１０７２（Ｐ２００９−１１１０７２Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８０５０４（Ｐ２００７−２８０５０４）
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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