【課題】改良されたフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスと、その製造方法とを提供する。
【解決手段】１つの側面において、電界効果トランジスタ・デバイスを製造する方法は次のステップを含む。その上にシリコン層を有する基板が準備される。そのシリコン層においてフィン・リソグラフィー・ハードマスクがパターニングされる。フィン・リソグラフィー・ハードマスクの中央部分の上にダミー・ゲート構造が置かれる。ダミー・ゲート構造の周りにフィラー層が堆積させられる。フィン・リソグラフィー・ハードマスクの中央部分の上を中心として、フィラー層にトレンチを形成するためにダミー・ゲート構造が除去され、それはデバイスのフィン領域をデバイスのソース領域およびドレイン領域から区別する。フィン領域内のフィン・リソグラフィー・ハードマスクは、シリコン層に複数のフィンをエッチングするために使用される。フィンの上にゲート・スタックを形成するためにトレンチはゲート材料で満たされる。デバイスのソース領域およびドレイン領域を形成するためにフィラー層が除去され、ソース領域およびドレイン領域は無傷であってゲート・スタックと自己整合させられている。 （もっと読む）

チップエクステンション部のないチップレス・エピタキシャルソース／ドレイン領域を有する半導体デバイス、及びその製造方法が提供される。一実施形態において、当該半導体デバイスは基板上にゲートスタックを有する。該ゲートスタックは、ゲート誘電体層上にゲート電極を有し、基板内のチャネル領域上に位置する。当該半導体デバイスはまた、基板内のチャネル領域のそれぞれの側に一対のソース／ドレイン領域を有する。該一対のソース／ドレイン領域はゲート誘電体層に直に接触し、且つ該一対のソース／ドレイン領域の格子定数はチャネル領域の格子定数と異なる。一実施形態において、当該半導体デバイスは、誘電体のゲートスタックプレースホルダーを用いて形成される。
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【課題】ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上に形成された絶縁膜Ｉにゲート電極用溝Ａが形成され、ゲート電極用溝の底部にゲート絶縁膜２１が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極２２が形成され、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサ１５が形成され、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサ１７ａが形成され、オフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域１６を有するソース・ドレイン領域１８が形成されている構成とする。 （もっと読む）

【課題】チャネル領域のゲート幅方向に与える応力を移動度が向上する方向に働かすとともに、ソース・ドレイン領域表面にシリサイド層を形成した際のリークの発生を防止することを可能とする。
【解決手段】半導体基板１１の素子形成領域１２を挟むようにして該半導体基板１１に埋め込んで形成された素子分離領域１３と、ゲート絶縁膜２１を介して素子形成領域１２を横切るように形成されたゲート電極２２と、ゲート電極２２の両側の素子形成領域１２に形成されたソース・ドレイン領域２７、２８とを備え、ゲート電極２２下における素子形成領域１２からなるチャネル領域１４が素子分離領域１３より突出するように形成されていて、ソース・ドレイン領域２７、２８は素子分離領域１４の表面より深い位置まで形成されていることを特徴とする。 （もっと読む）

【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。
【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。 （もっと読む）

【課題】トランジスタのチャネル部に印加される応力を増加させて、電流増加効果を高めることを可能とする。
【解決手段】ダミーゲートを除去することで形成された溝３９、５９を有して半導体基板１１上に形成された側壁絶縁膜３３、５３と、前記溝３９、５９内にゲート絶縁膜４１を介して形成されたゲート電極４３、６３と、前記側壁絶縁膜３３、５３上から前記半導体基板１１上にかけてそれぞれに形成された第１、第２応力印加膜２１、２２と、前記ゲート電極４３、６３の両側に前記半導体基板１１に形成されたソース・ドレイン領域３５、３６、５５、５６とを有し、前記応力印加膜２１、２２は前記第１溝３９、第２溝５９が形成される前に成膜されていることを特徴とする。 （もっと読む）

【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。
【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。 （もっと読む）

【課題】ゲート絶縁膜に用いられるＬａ−Ｈｆ−Ｏ膜系は、成膜時にシリコン基板との間に低誘電率層が出現し、これ排除する公知な技術による半導体装置及びその製造方法は提案されていなかった。
【解決手段】本発明に従う実施形態は、非晶質状態でＳｉが添加されたＬａ−Ｈｆ−Ｏ膜をゲート絶縁膜として用いる半導体装置及びその製造方法である。 （もっと読む）

ゲート誘電層に近接する自己整合ソース及びドレイン張り出し部を有するトランジスタの作製方法は、基板上にゲート積層体を作製する工程、前記ゲート積層体に隣接する前記基板の領域へドーパントを注入する工程であって、前記ドーパントは前記基板のエッチング速度を増大させ、かつ前記ソース及びドレイン張り出し部の位置を画定する工程、前記基板のドーパントが注入された領域上に設けられた前記ゲート積層体の横方向で対向する面に一対のスペーサを形成する工程、前記基板のドーパントが注入された領域及び該領域の下に位置する前記基板の一部をエッチングする工程であって、前記ドーパントが注入された領域のエッチング速度は該領域の下に位置する前記基板の一部のエッチング速度よりも速い工程、並びに、前記の基板のエッチングされた部分中にシリコンベースの材料を堆積する工程、を有する。
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【課題】被覆率としては従来と変わることなく、かつシリコン酸化膜との間で選択比の取れるシリコン窒化膜を有する半導体装置の製造方法を提供することにある。
【解決手段】半導体基板の主表面上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記半導体基板の主表面に達するコンタクトホールを形成する工程と、前記側壁にシリコン窒化膜が形成されたコンタクトホール内にＴｉ層およびＴｉＮ層を有するバリアメタル層を形成する工程と、前記バリアメタル層が形成されたコンタクトホール内に導電層を形成する工程と、Ｓｉ_ｎＣｌ_２ｎ＋２とＮＨ_３との混合ガス、またはＳｉ_ｎＣｌ_{２ｎ−２−ｘ}とＮＨ_３との混合ガスを用い（ｎは２以上の自然数、ｘは２ｎ＋２以下の自然数）、７００℃以下の成膜温度で、前記コンタクトホール内の導電層上に塩素を含有するシリコン窒化膜を形成する工程とを備えたことを特徴とする。 （もっと読む）

【課題】高速かつ低消費電力、高記憶密度な半導体装置の製造方法を提供する。
【解決手段】半導体基板中のｐ型およびｎ型ウェル上にＬａ、Ａｌ、Ｏからなる第１および第２非晶質絶縁膜をそれぞれ形成し、第１、第２非晶質絶縁膜上に、その酸化物標準生成エンタルピーの絶対値が第２非晶質絶縁膜の酸化物標準生成エンタルピーの絶対値よりも小さい第１ゲート電極を形成し、その後形成された構造体全体を酸素雰囲気で熱処理し、その後、第１ゲート電極上に金属膜を形成し、第１ゲート電極と金属膜を固相反応させ、第２ゲート電極を形成する。 （もっと読む）

【課題】コプラス時オン抵抗を低減化し、かつゲート漏れ電流を低減化した半導体装置を提供する。
【解決手段】窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）とショットキー接触するゲート電極７と、ゲート電極７上に形成された第１の絶縁膜１８と、ゲート電極７から離間した窒化物系化合物半導体層（３,４）上に窒化物系化合物半導体層（３,４）と低抵抗接触するソース電極５と、ゲート電極７と第１の絶縁膜１８を介して形成され、ソース電極５と電気的に接続し、平面的に見て、ゲート電極７の上を跨ぐように延伸しているソースＦＰ電極９と、ソースＦＰ電極９上に形成された第２の絶縁膜１０とを有する半導体装置であって、ソースＦＰ電極９の厚みはソース電極５の厚みよりも厚く形成されている。 （もっと読む）

【課題】従来のＣＭＩＳデバイスにおいては、価電子帯端近くの高い仕事関数を有する金属は、還元雰囲気アニール後に実効仕事関数が低下する。
【解決手段】半導体装置は、ソースとドレイン間のＮ型半導体層上に形成された金属元素を含むゲート絶縁膜と、ゲート絶縁膜上に形成され、膜厚が３ｎｍ以下であるカーボン層と、カーボン層上に形成されたゲート電極とを有し、ゲート電極／ゲート絶縁膜界面へのカーボン層による仕事関数の上昇効果により、還元雰囲気アニール耐性のない価電子帯端近くの高い仕事関数を有する金属を用いずとも、ＰＭＩＳＦＥＴに必要な実効仕事関数を得ることができ、低い閾値電圧を実現する。 （もっと読む）

【課題】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲートパターン密度の偏りを小さくし、ダミーゲートの上面を露出させるＣＭＰ工程において、ディッシングが発生しないようにする。
【解決手段】ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲート形成位置以外の位置１４に、ダミーゲート１２ａを追加して配置することにより、ゲートパターン密度の偏りを小さくする。あるいはダミーゲート１２ａの代わりにインターフェーストランジスタ、あるいはアナログ回路用容量の電極を配置することにより、ゲートパターン密度の偏りを小さくする。 （もっと読む）

【課題】ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに適した組成のフルシリサイド相を、少ない工程数で、容易に得ることが可能な製造方法を提供すること。
【解決手段】基板１上に、ゲート絶縁膜２を介して前記ＮＭＯＳＦＥＴ用第１ゲート電極、およびＰＭＯＳＦＥＴ用第２ゲート電極を形成する工程と、前記ゲート電極を覆う層間膜８を形成する工程と、前記層間膜８を平坦化し、前記第１、第２ゲート電極のシリコン層３を露出する工程と、前記第２ゲート電極の上部を選択的に除去する工程と、前記第２のゲート電極および第１のゲート電極のシリコン層３上に金属膜１１を形成し、シリサイド化熱処理を行う工程と、熱処理工程後に未反応の金属膜を除去する工程と、を含み、第２のゲート電極上部を選択的に除去する工程の前に、前記第１および第２のゲート電極の各シリコン層３に、シリサイド相の組成制御のための不純物を同時に導入する工程を含む半導体装置の製造方法。 （もっと読む）

【課題】トランジスタのサイズによらない普遍的な引っ張り歪みをｎチャネル型ＭＯＳトランジスタに印加できる半導体装置を提供する。
【解決手段】ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜を使用し、この高誘電率絶縁膜を半導体基板上に界面層を介さず直接形成することにより、チャネル領域に引張り歪を与える。チャネル領域に圧縮歪を有するｐチャネル型ＭＯＳトランジスタと組み合わせることにより、相補型の高性能半導体装置を構成できる。 （もっと読む）

【課題】ＭＯＳトランジスタのチャネル領域に高ストレス窒化膜を用いた場合に比してさらに大きな歪を与えることができる半導体装置を得ること。
【解決手段】シリコン基板１０上の所定の位置に形成されるゲート絶縁膜１２、ゲート電極１３、ゲート絶縁膜１２とゲート電極１３の積層体の線幅方向両側側面に形成されるオフセットスペーサ膜１５、およびオフセットスペーサ膜１５の外側に形成されるサイドウォール膜１６を有するゲート構造１１と、ゲート構造１１の線幅方向両側のシリコン基板１０表面付近に形成される拡散層１７と、を有する電界効果型トランジスタと、サイドウォール膜１６と拡散層１７上に形成される金属からなるバリア層２０と、バリア層２０上に形成される金属からなる応力印加層２１と、を備え、バリア層２０と応力印加層２１は、オフセットスペーサ膜１５とサイドウォール膜１６によってゲート電極１３と絶縁されている。 （もっと読む）

【課題】微細化してもリーク電流の少ない、信頼性に優れたフルシリサイド化ゲート電極を備えたＭＩＳ型半導体装置の製造方法を提供することにある。
【解決手段】シリコン基板１上に、ゲート絶縁膜４及び多結晶シリコン膜５からなるゲート領域を形成した後、プラズマ窒化処理を行って、多結晶シリコン膜５の側面に窒素を導入する。その後、ゲート領域をマスクに、シリコン基板表面にソース、ドレイン領域１０、１１を形成した後、多結晶シリコン膜５上に金属膜１４、１７を形成し、然る後、多結晶シリコン膜５と金属膜１４、１７とをシリサイド化反応させて、多結晶シリコン膜５の全領域がフルシリサイド化されてなるゲート電極１５、１８を形成する。 （もっと読む）

【課題】ゲート電極の上方にコンタクトプラグを形成するときに、ゲート絶縁膜やゲート電極を構成する材料がエッチングされることが無く、高い信頼性を有するゲート電極を有する絶縁ゲート電界効果トランジスタを提供する。
【解決手段】絶縁ゲート電界効果トランジスタは、ソース／ドレイン領域１３及びチャネル形成領域１２、ゲート電極２３、並びに、ゲート絶縁膜３０を備えており、ゲート絶縁膜３０は、ゲート電極２３とチャネル形成領域１２との間に形成されたゲート絶縁膜本体部３０Ａ、及び、ゲート絶縁膜本体部３０Ａからゲート電極２３の側面部２３Ａの途中まで延在するゲート絶縁膜延在部３０Ｂから構成されており、チャネル形成領域１２の表面を基準としたゲート電極２３の高さをＨ_Gate、ゲート絶縁膜延在部３０Ａの高さをＨ_Insとしたとき、Ｈ_Ins＜Ｈ_Gateを満足する。 （もっと読む）

【課題】 横方向に可変の仕事関数を有するゲート電極を含む半導体構造体を提供する。
【解決手段】 ＣＭＯＳ構造体などの半導体構造体が、横方向に可変の仕事関数を有するゲート電極を含む。横方向に可変の仕事関数を有するゲート電極は、角度傾斜イオン注入法又は逐次積層法を用いて形成することができる。横方向に可変の仕事関数を有するゲート電極は、非ドープ・チャネルの電界効果トランジスタ・デバイスに向上した電気的性能をもたらす。 （もっと読む）