【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】エッチング工程を利用しなくとも、垂直チャネルとして作用するピラーを安定的に構築できる垂直チャネルトランジスタの製造方法を提供すること。
【解決手段】本発明の垂直チャネルトランジスタの製造方法は、基板上に犠牲膜２２を形成するステップと、犠牲膜２２にコンタクトホール２３を形成するステップと、コンタクトホール２３を埋め込み、犠牲膜２２の表面上まで横方向に延長されたピラーを形成するステップと、犠牲膜２２を除去するステップと、ピラーの露出した側壁と基板の露出した部分との上にゲート絶縁膜２９を形成するステップと、少なくともピラーの露出した側壁上に形成されたゲート絶縁膜２９の一部を取り囲むゲート電極３０を形成するステップとを含むことを特徴とする。 （もっと読む）

【課題】 ボイドフリーかつシームフリーの金属ゲート導体層が比較的薄い高ｋゲート誘電体層の上に位置決めされている少なくとも１つの高アスペクト比ゲート構造を有する相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成する方法を提供する。
【解決手段】 これらの方法実施形態は、高アスペクト比ゲート・スタック開口部を下から上に金属ゲート導体層で充填するために電気メッキ・プロセスを使用するゲート交換戦略を取り入れている。電気メッキ・プロセス用の電子の発生源は、基板の裏面を直接通過する電流である。これは、シード層の必要性を排除し、ボイドまたはシームなしで金属ゲート導体層が形成されることを保証するものである。さらに、実施形態次第で、電気メッキ・プロセスは、所与の領域への電子流を増強するために（すなわち、メッキを増強するために）照明を受けて実行され、所与の領域への電子流を防止するために（すなわち、メッキを防止するために）暗闇で実行される。 （もっと読む）

【課題】高誘電率ゲート誘電体を有するＭＯＳＦＥＴトランジスタの製造方法の提供。
【解決手段】デュアル仕事関数半導体デバイスの製造方法であって、第１領域と第２領域とを有する基板を提供する工程と、第１領域と第２領域とを覆うようにゲート誘電体２を形成する工程と、該ゲート誘電体２を覆うように金属ゲート層３を形成する工程であって、歪を導入することにより変調可能な（堆積したままの）第１仕事関数を有する金属ゲート層３を形成する工程と、第１領域の上の金属ゲート層３の（堆積したままの）第１仕事関数に、第１の予め決められた仕事関数シフト（ΔＷＦ１）を導入するように第１歪を選択し、第１領域の上の金属ゲート層３を覆うように第１歪導電層４を選択的に形成して、第１歪導電層が金属ゲート層に選択された第１歪を働かせる工程とを含む方法を提供する。この方法により得られるデュアル仕事関数半導体デバイスも記載される。 （もっと読む）

【課題】 大幅なプロセスコスト増を伴うことなく、チャネルに歪を発生させることが可能な半導体装置の製造方法を提供する。
【解決手段】 （ａ）半導体基板の一部の表面上に、半導体膜と、該半導体膜よりも密度の高いブロック膜とがこの順番に積層されたゲートパターンを形成する。（ｂ）ゲートパターンをマスクとして、半導体基板の表層部に、ソース及びドレイン用の不純物を注入する。（ｃ）ゲートパターンをマスクとして、半導体基板内に、ソース及びドレイン用の不純物とは異なる歪形成用の不純物を注入する。（ｄ）半導体基板を熱処理し、歪形成用の不純物が注入された領域を再結晶化させる。 （もっと読む）

【課題】 金属ゲート電極への熱負荷を低減可能であるとともに、高誘電率ゲート絶縁膜に対する高温での熱処理が可能である半導体装置の製造方法を提供する。
【解決手段】 半導体基板上に高誘電率ゲート絶縁膜及びダミーゲート電極を形成する工程と、少なくとも高誘電率ゲート絶縁膜及びダミーゲート電極をマスクとして半導体基板上にソース及びドレイン領域を形成する工程と、半導体基板上に層間絶縁膜を形成してその一部を除去することでダミーゲート電極上方を露出させる工程と、高誘電率ゲート絶縁膜上のダミーゲート電極を除去して溝を形成する工程と、溝の内部を被覆又は埋め込むように高誘電率ゲート絶縁膜上に金属ゲート電極を形成する工程と、を有する。 （もっと読む）

【課題】フィン内部のチャネル部に垂直応力を与える事が可能なフィン型トランジスタを提供する。
【解決手段】基板と、前記基板上に形成される複数の半導体フィンと、前記半導体フィン内のチャネル領域を覆い金属または導電性を持つ化合物や、ポリシリコンで形成されるゲート電極と、前記ゲート電極の内部に含まれその両側に存在する前記半導体フィンに対し応力源となるよう格子定数の異なる材料や密度の異なるアモルファスシリコン、または線膨張係数の異なる材料で形成される埋め込み部材とを備える。 （もっと読む）

【課題】ＭＯＳＦＥＴにおいて、ショートチャネル効果の抑制と移動度向上を両立させることを可能とする。
【解決手段】半導体基板１３上にダミーゲート絶縁膜３１を介してダミーゲート３４を形成する工程と、ダミーゲート３４の両側の半導体基板１３にソース・ドレイン不純物領域２３，２４を形成する工程と、ダミーゲート３４の両側の半導体基板１３上にエクステンション領域２５，２６を形成する工程と、ダミーゲート３４直下のソース側にソース不純物領域２３のオーバーラップ領域２７を形成する工程と、ダミーゲート３４を除去し、該除去領域に露出したダミーゲート絶縁膜３１を除去する工程と、除去領域に露出した半導体基板１３にリセス形状１５を形成する工程と、リセス形状１５を形成した半導体基板１３上にゲート絶縁膜２１とゲート電極２２とを順次形成する工程とを備えている。 （もっと読む）

【課題】駆動能力を低下させることなく、半導体装置内部の高電界が与える影響によって生じるＧＩＤＬを低減する。
【解決手段】ゲート電極１０８は、ゲート電極１０８のチャネル長方向の中央部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第１の導電部１０８Ａと、ゲート電極１０８のチャネル長方向の両端部に位置し且つ高誘電率膜１０７つまりゲート絶縁膜と接する第２の導電部１０８Ｂとを含む。第１の導電部１０８Ａの第１の仕事関数と第２の導電部１０８Ｂの第２の仕事関数とが異なっている。 （もっと読む）

【課題】金属シリサイド膜の膜厚が薄くなってきたり、拡散層幅が小さくなってくると、拡散層上の金属シリサイドが凝集反応を起こしやすくなる、という問題があった。
【解決手段】半導体装置１００は、半導体基板２と、半導体基板内に設けられた拡散層４と、半導体基板上に設けられたゲート絶縁膜１２と、ゲート絶縁膜上に設けられたゲート電極１４と、拡散層上に選択的に設けられたＮｉシリサイド層８と、を含み、Ｎｉシリサイド層８上にはＣｏを主成分とするメタルキャップ膜１８が選択的に設けられている。 （もっと読む）

【課題】動作時のゲート電極底端部において発生する電界集中を低減させた、製造歩留り及び信頼性の高いＭＩＳ型ＦＥＴ得る。
【解決手段】下地２０上にエッチングレートの異なる二層構造のゲート絶縁膜を有し、ゲート絶縁膜に加工形成されたゲートコンタクトホールの底部側面及び底部が下地側に凸形状の曲面である。このゲート絶縁膜は、下地側から下層の第１ゲート絶縁膜３０と第１ゲート絶縁膜のエッチングレートより大なるエッチングレートを有する上層の第２ゲート絶縁膜３２から成る窒化シリコン膜である。 （もっと読む）

【課題】高速高周波動作に適した信頼性の高い半導体装置を得ること。
【解決手段】シリコン基板１１の表面層に拡張ドレイン領域１２とウェル領域１３を形成し、拡張ドレイン領域１２上に絶縁層２０を形成する。その絶縁層２０の側壁に犠牲スペーサー領域を形成し、犠牲スペーサー領域をマスクとしてウェル領域１３の表面層に自己整合的に窒素を注入し熱処理を行う。犠牲スペーサー領域を除去した後に熱酸化を行ってゲート酸化膜２１，２２を形成する。窒素が注入された部分のシリコンの酸化速度は、窒素が注入されていない部分のシリコンの酸化速度と同じか、それよりも低下する。窒素は、絶縁層２０の側壁の犠牲スペーサー領域の下には注入されないので、厚い絶縁層２０に接続する部分のゲート酸化膜２１の厚さが、それ以外の部分のゲート酸化膜２２の厚さと同じか、それよりも厚くなる。 （もっと読む）

【課題】 本発明は、金属元素を有する絶縁膜の界面特性を向上させる半導体装置の製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、下層、Ge層、Ge酸化物層、上層の順に積層された構造を形成する工程と、熱処理を用いてGe酸化物層及びGe層を除去して、上層と下層とを直接接合させる工程とを有し、上層及び下層の何れかは金属元素を有する絶縁物で形成されることを特徴とする。 （もっと読む）

【課題】チャネル拡散層における不純物濃度プロファイルを急峻で且つ浅接合化することによって短チャネル効果を抑制すると共に、十分な活性化濃度を有する低抵抗なチャネル拡散層によって高駆動力を維持する微細デバイスを実現できるようにする。
【解決手段】ＭＩＳ型トランジスタは、ＭＩＳ型の半導体基板１００の主面に形成されたゲート絶縁膜１０１と、該ゲート絶縁膜１０１の上に形成されたゲート電極１０２と、半導体基板１００におけるゲート電極１０２の下方に形成されたＰ型のチャネル拡散層１０３とを有している。チャネル拡散層１０３は不純物として炭素を含んでいる。 （もっと読む）

ｈｉｇｈ−ｋ金属ゲート構造（３１０Ｎ，３１０Ｂ，３１０Ｐ）によって従来のゲート電極構造（３１０）を置換するためのプロセスシーケンスにおいて、例えば、選択性の高いエッチングステップ（３２２，３２５，３２７，３３１）を使用することによって、追加のマスク形成ステップの数を少なく保つことができ、これにより、従来のＣＭＯＳ技術との高い互換性を保つことができる。更に、ここに開示の技術は、前工程（front-end）のプロセス技術および後工程（back-end）のプロセス技術との互換性を実現し、これにより、トランジスタレベルのほか、コンタクトレベルでも実績のある歪み発生機構を組み込むことが可能となる。
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【課題】ダマシンゲートプロセスにおいて、ゲート電極用溝形成時に層間絶縁膜が後退せず、短絡の原因となる導電層の残渣が発生しない半導体装置の製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０にダミーゲート絶縁膜１２とダミーゲート電極１３を形成し、ダミーゲート電極をマスクとして基板にソース・ドレイン領域１９を形成し、酸化シリコンよりフッ酸耐性を有する絶縁性材料によりダミーゲート電極より厚い膜厚でダミーゲート電極を被覆して第１絶縁膜２１を形成し、その上に第１絶縁膜と異なる絶縁性材料で第２絶縁膜２２を形成し、第２絶縁膜の上面から第１絶縁膜の頂部、さらにダミーゲート電極が露出するまで第１絶縁膜と第２絶縁膜とを平坦化除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去し、得られるゲート電極用溝の底部にゲート絶縁膜を形成し、その上にゲート電極を形成し、電界効果トランジスタとする。 （もっと読む）

【課題】ノーマリオフ動作を実現することができるとともに、所望のゲート閾値電圧を実現することができる、窒化物半導体素子（ＨＥＭＴ）を提供すること。
【解決手段】このＨＥＭＴは、真性ＧａＮ層３およびｎ型ＡｌＧａＮ層４が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２は、ストライプ状の線状部１０と、島状の合流部１１とを備えている。複数本の線状部１０は、隣接する線状部１０との間に形成されたストライプ状のトレンチ６によって、互いに分離されている。線状部１０においてトレンチ６内に露出した積層境界７には、ゲート絶縁膜１２を介してゲート電極１３が対向している。また、ｎ型ＡｌＧａＮ層４には、ソース側合流部１１Ｓおよびドレイン側合流部１１Ｄにおいて、ソース電極１４およびドレイン電極１５がそれぞれ接触形成されている。 （もっと読む）

【課題】チャネルが形成される部分における分極電荷の発生を抑えると共に、ブレークダウンの発生を抑制できる、窒化物半導体素子およびその製造方法を提供すること。
【解決手段】電界効果トランジスタは、ｎ型ＧａＮ層３、ｐ型ＧａＮ層４およびｎ型ＧａＮ層５が積層された窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、ドレイントレンチ６が形成されることにより、メサ積層部８が形成されている。メサ積層部８の壁面９は、ｎ型ＧａＮ層５の頂面５ａとの境界付近に位置する上側端部１１と、ｎ型ＧａＮ層３の上面３ａとの境界付近に位置する下側端部１２と、上側端部１１と下側端部１２との間に位置する中央部１０とを有している。より具体的には、壁面９は、全体として傾斜角度の異なる複数の平面形状の傾斜部分１７〜２７を有している。そして、この壁面９には、ゲート絶縁膜１５を挟んで、ゲート電極１６が対向配置されている。 （もっと読む）

【課題】ゲート長を増加させずにゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１上の絶縁膜１２に形成されたゲート形成溝１３の内部にゲート絶縁膜１６を介してゲート電極１７が形成され、前記ゲート電極１７の一方側の前記半導体基板１１にソース領域１４が形成され、他方側の前記半導体基板１１にドレイン領域１５が形成された半導体装置１において、前記ゲート電極１７は、前記ゲート形成溝１３内から前記絶縁膜１２表面より突出して形成されたゲート電極本体部３０と、前記ゲート電極本体部３０の前記絶縁膜１２表面より突出した部分の側壁に形成された導電性のサイドウォール１８とを有することを特徴とする。 （もっと読む）

【課題】 動作時のオン抵抗を充分に小さくすることが可能な高耐圧のＦＥＴ及びその製造方法を提供することを目的とする。
【解決手段】 ｐ型ＧａＮチャネル層１６がその上下をｎ型ＧａＮソース層１８及びｎ型ＧａＮドレイン層１４によって挟まれた積層構造をメサ形状に加工してその側面に傾斜面を形成し、この傾斜面におけるｐ型ＧａＮチャネル層１６の傾斜した側面上にＳｉＯ_２ ゲート絶縁膜２４を介してゲート電極４０Ｇａ、４０Ｇｂを設けている。即ち、ｐ型ＧａＮチャネル層１６の傾斜した側面をチャネル領域としている。このため、そのチャネル長をｐ型ＧａＮチャネル層１６の厚さによって制御することが可能となり、容易かつ高精度に短チャネル長化を達成することができる。 （もっと読む）