半導体装置およびその製造方法
【課題】高速かつ低消費電力、高記憶密度な半導体装置の製造方法を提供する。
【解決手段】半導体基板中のｐ型およびｎ型ウェル上にＬａ、Ａｌ、Ｏからなる第１および第２非晶質絶縁膜をそれぞれ形成し、第１、第２非晶質絶縁膜上に、その酸化物標準生成エンタルピーの絶対値が第２非晶質絶縁膜の酸化物標準生成エンタルピーの絶対値よりも小さい第１ゲート電極を形成し、その後形成された構造体全体を酸素雰囲気で熱処理し、その後、第１ゲート電極上に金属膜を形成し、第１ゲート電極と金属膜を固相反応させ、第２ゲート電極を形成する。
【解決手段】半導体基板中のｐ型およびｎ型ウェル上にＬａ、Ａｌ、Ｏからなる第１および第２非晶質絶縁膜をそれぞれ形成し、第１、第２非晶質絶縁膜上に、その酸化物標準生成エンタルピーの絶対値が第２非晶質絶縁膜の酸化物標準生成エンタルピーの絶対値よりも小さい第１ゲート電極を形成し、その後形成された構造体全体を酸素雰囲気で熱処理し、その後、第１ゲート電極上に金属膜を形成し、第１ゲート電極と金属膜を固相反応させ、第２ゲート電極を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳ（ＭＯＳ）構造を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)、ＣＭＩＳＦＥＴ(Complementary MISFET)、ＮＡＮＤフラッシュメモリ等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、従来のゲート絶縁膜ＳｉＯＮは近年の薄膜化の要請に応えることが出来なくなると予測されている。そこで、ＳｉＯＮよりも比誘電率の高い、いわゆるHigh-kゲート絶縁膜の導入が検討されている。これまで、ＨｆＯ２、ＨｆＳｉＯＮなどの、Ｈｆを含High-Kゲート絶縁膜が開発されてきた。一方、Ｌａ−Ａｌ−Ｏからなるゲート絶縁膜技術があった（非特許文献１参照）。Ｌａ−Ａｌ−Ｏゲート絶縁膜は、Ｈｆ系のHigh-kゲート絶縁膜よりもＳｉＯ２換算膜厚が低く出来るという特質を有しているので、将来のＣＭＩＳＦＥＴに適している。しかし、Ｌａ−Ａｌ−Ｏゲート絶縁膜は、Ｈｆ系のHigh-kゲート絶縁膜よりもトランジスタのキャリア移動度が低いという課題があった（非特許文献１参照）。キャリアの移動度が低いとＭＩＳＦＥＴのスピードが劣化する。
【０００４】
また、Ｌａ２Ｏ３からなる、ＳｉＯ２換算膜厚を低くするのに適したゲート絶縁膜技術があった（非特許文献２参照）。Ｌａ２Ｏ３には空気中の水分吸収による絶縁膜の比誘電率性能劣化という課題がある（非特許文献３参照）。
【０００５】
情報処理を担う上記ＭＩＳＦＥＴに加え、情報を記憶するメモリ素子の高密度化が重要である。特に、ＮＡＮＤタイプのファイルメモリとして、ＭＯＮＯＳ積層構造が開発されている。ＭＯＮＯＳ構造においては、中央の”Ｎ”層、すなわちトラップ層に電荷を出し入れして情報を記憶する。”Ｍ”層はゲート電極である。ゲート電極とトラップ層に挟まれる”Ｏ”層はブロック層と呼ばれ、トラップ層の電荷がゲート電極に散逸するのを防ぎつつ、ゲート電極とトラップ層の電気的結合を強く保つような性質が求められる。すなわち、漏れ電流密度が低く、比誘電率が高い材料が必要である。
【非特許文献１】M.Suzuki et al., "Ultra-thin (EOT=3Å) and low leakage dielectrics of La-aluminate directly on Si substrate fabricated by high temperature deposition", 2004 IEDM, p.p.445-448
【非特許文献２】K.Ohmori et al., "Wide Controllability if Flatband Voltage in La2O3 Gate Stack Structures - Remarkable Advantages of La2O3 over HfO2", 2006 SSDM, p.p.210-211
【非特許文献３】Yi Zhao et al., "Moisture-absorption-induced permittivity deterioration and surface roughness enhancement of lanthanaum oxide films on silicon", Appl.Phys.Lett.88, 2006, p.p.072904-1~3
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、将来の高速・低消費電力半導体に必要な、大きなゲート絶縁膜容量を有するゲート絶縁膜として、Ｌａ−Ａｌ−Ｏなどの直接接触型ゲート絶縁膜が有望である。しかし、直接接触界面構造に起因したキャリア散乱によってＭＩＳＦＥＴの性能向上が部分的に阻害されていた。また、ＭＯＮＯＳ構造のゲートスタック型メモリにおいてはＬａ−Ａｌ−Ｏからなるブロック層とその下方に位置するトラップ層の絶縁膜界面に電荷とラップ、固定電荷が生じた場合、意図しないしきい値シフトや書込み条件の変動が起きてしまう。
【０００７】
本発明は上記課題に鑑みてなされたものであり、高品質な絶縁膜界面制御を行うことで、界面のキャリア散乱要因を低減化し、ＭＩＳＦＥＴ性能を向上させるとともに、ＭＯＮＯＳメモリの意図しないしきい値シフトや書込み条件の変動を低減することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置の製造方法の第１は、半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、前記酸素雰囲気での熱処理後、前記ｐ型半導体領域上に形成された第１ゲート電極上に金属膜を形成する工程と、前記ｐ型半導体領域上に形成された第１ゲート電極と第２ゲート電極を固相反応させ、第２ゲート電極を形成する工程とを具備することを特徴とする。
【０００９】
本発明の半導体装置の製造方法の第２は、半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、前記ｐ型半導体領域上に位置する前記第１ゲート電極を除去する工程と、前記第１ゲート電極を除去する工程後、前記ｐ型半導体領域上に、第２ゲート電極を形成する工程とを具備することを特徴とする。
【００１０】
本発明の半導体装置の製造方法の第３は、半導体領域上に少なくともシリコン、酸素を含む下部絶縁膜を形成する工程と、前記下部絶縁膜上に電荷を捕獲する機能を有する中間部絶縁膜を形成する工程と、前記中間部絶縁膜上にＬａ、Ａｌ、Ｏを含む非晶質の上部絶縁膜を形成する工程と、前記上部絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記上部絶縁膜の１酸素原子あたりの標準生成エンタルピーの絶対値よりも小さい金属を含むゲート電極を形成する工程と、前記半導体領域、下部絶縁膜、中部絶縁膜、上部絶縁膜、ゲート電極の積層構造を酸素雰囲気で熱処理する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、絶縁膜界面の固定電荷密度を低減した半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、Ｌａ−Ａｌ−Ｏからなるゲート絶縁膜、ブロック層絶縁膜の、半導体あるいは絶縁体との界面近傍欠陥を有効に減少させるために、通常の製造方法の一部を改良し、低温酸素アニールを施すことに特徴がある。実施形態の説明に先立ち、半導体上に絶縁膜を形成した場合の具体的な実験結果を元に、本発明の概要を説明する。
【００１３】
先ず、シリコンからなる半導体上に、通常の工程でＬａ−Ａｌ−Ｏからなるゲート絶縁膜を形成する。シリコン基板の温度を２００〜６００℃程度に保ったままＬａ−Ａｌ−Ｏ膜を堆積後、４００℃の熱処理を施す。続いて、前記ゲート絶縁膜上にゲート電極を形成し、通常の工程で水素を含む雰囲気中、４００〜５００℃程度の条件で加熱処理を行う。
【００１４】
図１は、水素を含む雰囲気中の熱処理（ＦＧＡ：Forming Gas Anneal）前後での、ＭＩＳキャパシタのフラットバンド電圧ＶｆｂとＳｉＯ2換算膜厚Ｔeffの関係を示したものである。実験データを最小自乗法でフィッティングした結果を実線で示す。なお、ＭＩＳキャパシタの電極にはＰｔを使用しており、φeffは仕事関数を表わす。
【００１５】
図１に示すように、この実線が直線的であることは、今回評価したＭＩＳキャパシタ構造において、余剰な電荷はゲート絶縁膜／シリコン基板界面に局在していることを示唆している。また、この直線の傾きは上記界面に局在化した電荷の符号と量を反映している。上記ＭＩＳ構造の場合には、界面電荷の符号は正であり、水素雰囲気熱処理を行う前の界面電荷密度は４×１０12／ｃｍ2であり、水素雰囲気熱処理後の界面電荷密度は２×１０12／ｃｍ2であった。これは、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥が水素によって終端されたためと推定される。一方、水素雰囲気熱処理後の界面電荷密度はＳｉＯ2／Ｓｉ系の典型的な電荷密度よりもはるかに大きい。
【００１６】
水素を含む雰囲気における熱処理（ＦＧＡ）は、従来のＳｉＯ2／Ｓｉ系でも用いられている工程であり、その役割はＳｉＯ2／Ｓｉ界面に残留する構造欠陥（シリコンのダングリングボンドなど）の水素による終端とそれに基づく電気的不活性化である。すなわち、図１の実験結果は、Ｌａ−Ａｌ−Ｏゲート絶縁膜と半導体シリコンの界面欠陥の中には、水素では終端できない特質を有するものが含まれていることを示唆する。
【００１７】
上記の実験結果から、発明者らは、界面に存在する水素で終端できない構造欠陥を不活性化することが、同界面の電気的特性向上のために不可欠であるという結論を得た。ここで、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面を例に、界面の原子結合の様子を考えてみる。Ｌａ−Ａｌ−Ｏ膜において、Ｌａ、Ａｌは常にＯと結合している。また、Ｓｉとの界面では、Ｌａ、Ａｌは直接Ｓｉに結合するのではなく、Ｏを介して結合していると推定される。その方がエネルギー的に安定なためである。ここで、図１で観測された、水素では終端できない界面の欠陥は、Ｌａ，ＡｌとＳｉの間を架橋する酸素がその位置から逸脱しているものであるという仮定が成り立つ。Ｌａ、Ａｌ、Ｓｉなどに比べてＯは固体中を移動しやすい性質を持ち、系の外部に散逸できる可能性が高いためである。
【００１８】
発明者らは、上記仮定に基づいて、図１の実験に加え、同構造を酸素雰囲気で熱処理し、界面電荷の低減を試みた。図２にその実験結果を示す。この場合の酸素熱処理条件は、一気圧の酸素雰囲気、４００℃、３０分であった。酸素熱処理後の界面電荷密度Ｎｆは２×１０11／ｃｍ2と、一桁あまり低減した。この結果は、上記仮説がある程度的を射たものであることを示唆している。同様の効果は、ゲート電極をＡｕに変えた場合の同様な実験でも得られた。その結果を図３に示す。
【００１９】
ここで、酸素熱処理後のＳｉＯ2換算膜厚が若干厚くなっている点には注意が必要である。なぜならば、酸素熱処理によって、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面に厚いＳｉＯ2が成長しているのであれば、図２、３の実験結果はＬａ−Ａｌ−Ｏ／Ｓｉ界面における欠陥終端・不活性化の反映と言うよりは、ＳｉＯ2／Ｓｉ界面の特性を見ていると言うべきであり、界面電荷密度は低下して然るべき、と言えるからである。ここで、酸素雰囲気熱処理によって得られる界面固定電荷密度の低減効果が、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥回復によって得られるのかという点が重要である。
【００２０】
図４は、Ａｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳ構造において、上記酸素熱処理を施したときの容量―電圧特性の変化である。ここで、酸素熱処理によって２つの変化が起きている。一つは、フラットバンド電圧Ｖｆｂの大きな正電圧側へのシフト（〜０．４２ｅＶ）である。これは図３にも矢印で示したとおりのものであり、酸素熱処理後のフラットバンド電圧Ｖｆｂは、Ａｕ本来の真空仕事関数と半導体Ｓｉのフェルミレベルから計算される理想的な値に近い。すなわち、ＭＩＳ構造内部に余剰な電荷が極めて少ないことを示唆している。
【００２１】
図４のもう一点の特徴は、ＳｉＯ2換算膜厚（Ｔeff）の増加である。この場合、酸素熱処理によって約０．３ｎｍのＳｉＯ2換算膜厚増加（Ｔeff：５．３→５．６ｎｍ）が起きていることがわかった。これはＬａ−Ａｌ−Ｏ／Ｓｉ界面に供給された酸素に起因したものと推定される。ここで、Ｓｉｏ２／Ｓｉ界面遷移領域（原子層にして１層程度）の厚みが０．３ｎｍ程度であることを考慮すると、本実施形態の酸素熱処理によるTeffの増加は界面の原子層１層程度のごくわずかな構造変化を反映したものと言える。
【００２２】
以上のように、図３より、ＳｉＯ2換算膜厚にして界面構造遷移層程度の高々０．３ｎｍの増加に対して、著しい界面固定電荷密度の低減作用が得られていることが示唆された。これは、Ｌａ−Ａｌ−Ｏ／Ｓｉ系の界面電荷を低減するためには、界面においてごくわずかの酸素を供給して欠陥を修復すれば十分であることを意味する。ＬａあるいはＡｌとＳｉを架橋する部分の酸素欠損を補填することにより、本実施形態の固定電荷削減効果が発揮されるとと推定される。
【００２３】
温度、時間、酸化種の形態などの条件に関しては、上記のように、界面近傍の欠陥が修復されるように適宜選択される。
【００２４】
本発明の最大の特徴は、ゲート電極の形成後、酸素熱処理を施す点にあるといえる。実験手順を見直してみると、Ｌａ−Ａｌ−Ｏ膜の堆積後に、４００℃、一気圧での酸素熱処理を行っている。しかし、図１、２に示すように、Ｌａ−Ａｌ−Ｏ膜の堆積後酸素アニールを施したとしても、その界面電荷密度は４×１０12／ｃｍ2 と非常に大きい。すなわち、ゲート電極形成後に系に酸素を導入したときにだけ、図２に示すような界面電荷の低減が実現する。これは、ゲート電極である金属膜の存在によって、酸素がエネルギー的に活性な状態へと励起され、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥を効率的に修復するためだと思われる。
【００２５】
また、本発明のゲート電極の満たすべき性質として、ゲート電極を構成する金属の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が、Ｌａ−Ａｌ−Ｏのそれよりも小さいことがあげられる。この条件を満たすゲート電極であれば、ＬＳＩの製造工程、特に本実施形態に固有なゲート電極形成後の酸素雰囲気熱処理工程に際しても、Ｌａ−Ａｌ−Ｏを還元することがない。これにより、固定電荷低減によるトランジスタ動作速度の向上効果を確実に獲得しつつ、リーク電流の増大などの副作用を防ぐことができる。ゲート絶縁膜Ｌａ−Ａｌ−Ｏを還元する作用を有さない金属としては、例に挙げたＰｔ，Ａｕのほかに、Ｎｉ，Ａｇ，Ｉｒ，Ｉｎ，Ｗ、Ｍｏ、Ｔａ，Ｒｕが挙げられる。これら金属材料の１酸素原子あたりの酸化物標準生成エンタルピーを図５にまとめる。
【００２６】
特にＰｔはその表面で酸素分子を解離吸着する作用を有しており、活性な酸素原子の供給を効率的に行えるため、界面電荷の低減を効果的に行うことができる。また、Ｗは酸素を励起状態にさせ化学反応を効率的に進行させる触媒作用を有しているため、界面欠陥の修復による界面電荷の低減を効率的に行うことができる。
【００２７】
トランジスタ製造工程を通してゲート電極の物性が安定していることが望ましい。この観点からＰｔ、Ａｕ、Ａｇ、Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａ、Ｒｕがよい。また、Ｗ、Ｍｏ、Ｔａの窒化物、炭化物、および硼化物のいずれか、Ｐｔ、Ａｇ，Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａの珪化物或いは窒素珪化物、Ｒｕの酸化物、酸化珪化物、珪化物および窒素珪化物のいずれかなどは耐熱性を向上させる観点から望ましい。
【００２８】
本発明の原理から言えば、ゲート電極を形成した後の通常酸素処理でなく、Ｌａ−Ａｌ−Ｏなどのゲート絶縁膜の堆積後熱処理において、活性な酸素を用いた処理を行えば、界面電荷は著しく低減するものと推定できる、しかしながら、ゲート電極の形成工程はＭＩＳ構造に対し欠陥を導入し得る。本発明のように、メタルゲート工程の後に界面電荷を低減するための酸素熱処理を行うことは、ゲート電極工程において導入された界面欠陥をも修復できるというメリットを有する。
【００２９】
ここで、非特許文献２と本発明の差異について解説する。非特許文献２では、Ｐｔ−Ｗ合金／Ｌａ2Ｏ3／ＳｉからなるＭＩＳ構造を後酸化し、Ｐｔ−Ｗ合金比に応じた容量−電圧特性の変化を調べている。この文献によると、Ｌａ2Ｏ3は、ゲート電極側が多結晶状態となり、Ｓｉ側はＬａ2Ｏ3膜へのＳｉ拡散によって非晶質となっている。Ｌａ2Ｏ3にＳｉが拡散することは、絶縁膜の比誘電率を低下させることにつながるため、望ましくない。
【００３０】
また、上部Ｌａ2Ｏ3層が多結晶化していることは、結晶粒界において酸素の局所的な拡散速度の上昇をもたらすので、ＭＩＳ構造の基板面内方向に不均質な酸素の供給、ひいては不均一なＳｉ基板酸化が引き起こされる。空間的に不均一なＳｉ基板酸化は、構造的な凹凸による界面欠陥の発生、ＳｉＯ2換算膜厚のデバイス間揺らぎの原因となり、好ましくない。
【００３１】
これに対し、本発明で用いたＬａ−Ａｌ−Ｏでは、製造工程を通して非晶質の状態を維持し、Ｓｉが膜中に拡散することはない。このため、非特許文献２のような問題は原理的に生じない。
【００３２】
また、Ｌａ２Ｏ３は吸湿による比誘電率の劣化という本来的な課題を有するが、Ｌａ−Ａｌ−Ｏには、このような性質は無く好ましい。
【００３３】
本発明のプロセスの効果は、Ｌａ，ＡｌとＳｉの間を架橋する酸素がその位置から逸脱した欠陥を、ゲート電極の作用によって活性化された酸素によって修復する、というものであった。この観点からは、本発明の効果はＬａ−Ａｌ−Ｏ／Ｓｉ直接接合界面だけでなく、Ｌａ−Ａｌ−ＯとＳｉの界面にＳｉＯ２、ＳｉＯＮなどのシリコンを含むバッファ層が存在する場合にも有効である。
【００３４】
ＭＯＮＯＳのブロック層にＬａ−Ａｌ−Ｏを用い、トラップ層にシリコン窒化膜を用いた場合について述べる。発明の原理は上記のＣＭＩＳの場合と同様である。すなわち、ゲート電極／Ｌａ−Ａｌ−Ｏ／シリコン窒化膜（トラップ層）／トンネル酸化膜／半導体構造を低温酸化処理することによって、Ｌａ−Ａｌ−Ｏ／シリコン窒化膜界面のＳｉ−Ｏ−（ＬａあるいはＡｌ）のＯが欠損した部分の補修が行われ、同界面の電荷トラップ、固定電荷などの不安定要因を取り除くことができる。
【００３５】
以下、本発明の実施形態について図面を参照しながら説明する。図面は、発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００３６】
（第１実施形態）
図６は、第１の実施形態に係る半導体装置の断面図である。本実施形態の半導体装置は、ＣＭＩＳＦＥＴであって、図６はそのゲート長方向の断面を示す。
【００３７】
図６に示すようにシリコン基板１中に、ｐ型ウェル領域２と、ｎ型ウェル領域３とが形成され、これらウェル領域２，３はＳｉＯ2などからなる素子分離層４によって電気的に絶縁されている。ｐ型ウェル領域２にはｎチャネルＭＩＳトランジスタが形成され、ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタが形成されている。
【００３８】
ｎチャネルＭＩＳトランジスタは、ｐ型ウェル領域２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート電極６の側部に形成されたゲート側壁絶縁膜８と、ゲート電極６の両側のｐ型ウェル領域２に形成されたｎ型エクステンション層９と、ゲート側壁絶縁膜８の両側のｐ型ウェル領域２に形成されたｎ型拡散層１０とを備えている。ｎ型拡散層１０は、ｎ型エクステンション層９よりもｐ型ウェル領域２との接合深さが深くなるように構成され、ｎ型拡散層１０およびｎ型エクステンション層９がｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。
【００３９】
ｐチャネルＭＩＳトランジスタは、ｎ型ウェル領域３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、ゲート電極１６の側部に形成されたゲート側壁絶縁膜１８と、ゲート電極１６の両側のｎ型ウェル領域３に形成されたｐ型エクステンション層１９と、ゲート側壁絶縁膜１８の両側のｎ型ウェル領域３に形成されたｐ型拡散層２０とを備えている。ｐ型拡散層２０は、ｐ型エクステンション層１９よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層２０およびｐ型エクステンション層１９がｐ型ＭＩＳトランジスタのソース・ドレイン領域となる。ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタは層間絶縁膜２４によって覆われている。ゲート絶縁膜５、１５は非晶質状態のＬａ−Ａｌ−Ｏで形成されている。
【００４０】
次に、第１の実施形態の半導体装置の製造方法を、図７乃至図１１を参照して説明する。先ず、図７に示すように、シリコン基板１に素子分離層４を形成した後、イオン注入によりｐ型ウェル領域２、ｎ型ウェル領域３を形成する。素子分離は、局所酸化法や、ＳＴＩ(Shallow Trench Isolation)法で形成することもできるし、メサ型でも構わない。続いて、通常のダミーゲートトランジスタプロセスを用いて、ゲート溝２６を有する構造を作成する。
【００４１】
次に、図８に示すように、ゲート溝２６の底部に、ゲート絶縁膜として膜厚２ｎｍのＬａ−Ａｌ−Ｏ膜５、１５を、例えば、レーザーアブレーション法を用て成膜する。より詳細には、Ｓｉ基板表面の自然酸化膜を通常のウェットエッチングに除去した後、直ちに成膜用の真空装置に搬送する。ＬａＡｌＯ3に組成比が調整された成膜ターゲットを用い、ＫｒＦエキシマレーザー（λ＝２４８ｎｍ）を用いてレーザーアブレーション成膜を行う。成膜時の基板温度は４００〜８００℃に保持され、成膜時には２ｓｃｃｍの酸素ガスを供給する。この際、酸素の供給を行わず、真空中での成膜を行ってもよい。
【００４２】
ここで、ゲート絶縁膜の形成はレーザーアブレーションに限定されるわけではなく、分子ビームエピタキシー法、スパッタリング法など、他の方法でもよい。なお、図８ではゲート溝２６の底部にのみＬａ−Ａｌ−Ｏ膜が形成されているが、ゲート溝２０の側面あるいは層間絶縁膜２４上にＬａ−Ａｌ−Ｏ膜が形成されていても構わない。
【００４３】
Ｌａ−Ａｌ−Ｏの組成は、本実施形態の場合にはＬａ／Ａｌ／Ｏ〜１／１／３である。この組成比はＬａ−Ａｌ−Ｏ絶縁膜の化学量論比であり、膜が化学的に極めて安定な状態にある。Ｌａ−Ａｌ−Ｏが非晶質を保ち構造的に安定であることは、トランジスタ特性のばらつきの少なさ、不良率の低さなどにつながるため、Ｌａ−Ａｌ−Ｏの組成としては１／１／３に近いことが望ましい。Ｌａ／Ａｌの比率は、膜の化学的安定性の観点から、０．９〜１．１の範囲にあるようにする。
【００４４】
また、一般に膜のＬａ比率が著しく多いと、Ｓｉとの界面に正の固定電荷が形成されやすく、逆に膜のＡｌ比率が著しく多いと、Ｓｉとの界面に負の固定電荷が形成されやすい。あまりに高密度の固定電荷が形成されると、本実施形態の製造方法においてそれを回復させることが困難となるため、Ｌａ／Ａｌ比率は０．９〜１．１程度が適正である。
【００４５】
その後、堆積したゲート絶縁膜の高品質化を目的とした堆積後熱処理を行う。このプロセスは、堆積直後のＬａ−Ａｌ−Ｏ膜中に含まれる酸素欠損、ひずんだ結合などの不完全性を回復させるのが目的である。一例として、一気圧の酸素雰囲気で、４００℃、５分の熱処理を施す。雰囲気には酸素が含まれていることが不可欠であり、酸素は分子状酸素、原子状酸素、励起状態の酸素、Ｎ2Ｏ、ＮＯ、オゾン等、いずれでも良い。温度は２００℃以上、６００℃以下が好ましく、４００℃以下とするのがより好ましい。
【００４６】
その後、図９に示すように、既存の方法によって、例えばＲｕ層２１をＣＶＤにより１０ｎｍ成膜し、ゲート電極２１を形成する。続いて、一気圧の酸素雰囲気中で、４００℃、３０分の熱処理を行う。これにより、先に説明したようにＬａ−Ａｌ−ＯとＳｉの界面電荷が著しく減少する。
【００４７】
ここで、酸化条件としては、界面酸素欠陥を補うような条件が適宜選ばれる。ただし熱処理温度としては、極端なＳｉ基板の再酸化が起きない条件が相応しく、その観点からは、５００℃以下が好ましい。より望ましくは、４００℃以下のプロセス条件を採用することで、Ｓｉ基板の再酸化による絶縁膜容量の低減、これに伴うトランジスタ動作速度の劣化を抑えることが出来る。
【００４８】
また、本発明では、金属ゲートによる酸化種の活性化が行われるため、欠陥回復作用に対する酸化雰囲気の影響は軽微である。通常のドライ酸素、ＮＯ、Ｎ2Ｏ、水蒸気、オゾン、ＵＶ光で励起された酸素、酸素ラジカル、などを用いることが出来る。もっとも酸素回復の効率がよいのは励起状態の酸素を用いることであり、ＵＶ酸素、ラジカル酸素等が良い。
【００４９】
さらに、ｎチャネルＭＩＳトランジスタのゲート電極を、ｎチャネルＭＩＳトランジスタを低しきい値電圧化するのに相応しい仕事関数材料へと変性させる。本実施形態では、図１０に示すように、公知の手法によってｎチャネルＭＩＳトランジスタ上部にのみ、Ｅｒ層２２を１０ｎｍ堆積する。
【００５０】
引き続いて、４５０℃、３０分の熱処理によって、ｎチャネルＭＩＳトランジスタ上のＲｕ層２１とＥｒ層２２を固相反応させ、ＲｕＥｒ合金層２３とする。引き続いて、タングステンなどの金属層２５を全面に堆積し、表面を平坦化することにより、図１１に示す構造を得る。図１１の構造は図７の構造と等価であり、図１１のゲート電極（２３＋２５）、（２１＋２５）が、図７のゲート電極６，１６に相当する。
【００５１】
本実施形態においては、Ｒｕを堆積した後の酸素熱処理によって、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷が著しく減少している。図１２は、そのプロセスの効果を確認するために行った、ＭＩＳキャパシタ実験の結果である。横軸は絶縁膜のＳｉＯ２換算膜厚Ｔｅｆｆ（単位ｎｍ）、縦軸はＭＩＳキャパシタのフラットバンド電圧Ｖｆｂ（単位Ｖ）を示す。ひとつのプロットはひとつのＭＩＳキャパシタのＳｉＯ２換算膜厚とフラットバンド電圧の関係を示しており、これが複数点あるのは、Ｌａ−Ａｌ−Ｏ膜の膜厚を意図的に変化させていることを反映している。
【００５２】
図１２から分かるように、酸素アニールを施す前のＲｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳキャパシタの実験プロットは、膜厚変化に対し直線上に乗る傾向を見せ、その傾きは大きい。これはＭＩＳキャパシタのＬａ−Ａｌ−Ｏ／Ｓｉ界面に、固定電荷が多量に存在することを示している。
【００５３】
一方、酸素アニールを施すことにより、実験プロットのＳｉＯ２換算膜厚依存性は直線性を保つが、ほとんど傾きを有さなくなることが分かった。この実験結果は、当初多量に存在したＬａ−Ａｌ−Ｏを含むＭＩＳキャパシタ中の固定電荷が、電極形成後の酸素アニールにより著しく低減していることを示唆している。ＭＩＳ構造内部の固定電荷が低減化されることにより、ＭＩＳトランジスタのチャネルを走行するキャリアが散乱される確率が低下し、そのスピードが向上される。これにより、トランジスタのスイッチングスピードが、従来のＬａ−Ａｌ−Ｏ系よりも著しく向上する。
【００５４】
また、本実施形態ではｐチャネルＭＩＳトランジスタにＲｕを用いているが、Ｒｕは５ｅＶあまりの仕事関数を有し、ｐチャネルＭＩＳトランジスタのしきい値電圧を低減化している。一方、合金化で形成したＥｒＲｕ層は４ｅＶあまりの仕事関数を有し、ｎチャネルＭＩＳトランジスタのしきい値電圧を低減化している。
【００５５】
上記実施形態ではｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極に、ＲｕＥｒ合金、Ｒｕをそれぞれ用いた。本発明は、これら金属材料系に限定されるものではなく、具体的には、図１３に示すような金属の組合せを用いることも可能であり、ほぼ同様な工程を経ることにより、相補型ＭＩＳトランジスタを形成することができる。
【００５６】
（第２の実施形態）
第１の実施形態は、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタともにＬａ−Ａｌ−Ｏ上にＲｕを堆積し、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷を低減化させる酸素熱処理を施した後、ｎチャネルＭＩＳトランジスタのゲート電極を低仕事関数な材料に変性させるものであった。第２の実施形態は、酸素熱処理前に堆積するゲート電極としてタングステンを用いるものである。
【００５７】
第１の実施形態の図７、図８の工程を同様に実施する。続いて、図９と同様に、既存の方法によって、Ｗ層２１をＣＶＤにより１０ｎｍ成膜し、ゲート電極２１を形成する。続いて、一気圧の酸素雰囲気中で、４００℃、３０分の熱処理を行う。これにより、Ｌａ−Ａｌ−ＯとＳｉの界面電荷が著しく減少する。その後、ｎチャネルＭＩＳトランジスタ上のタングステン電極２１を除去し、図１４の構造を得る。
【００５８】
続いて、ｎチャネルＭＩＳトランジスタ上部にのみ、公知のｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極、例えばＨｆＳｉＮ膜２７などを堆積し、図１５の構造を得る。さらに第１の実施形態の図１１と同様に、タングステンなどの金属層２５を図１５の構造全面に堆積し、その後表面の平坦化を行うことによって、図７の構造を得ることが出来る。但し、図７のゲート電極６，１６は、夫々２７＋２５、２１＋２５となる。
【００５９】
第２の実施形態では、第１の実施形態と同等の、ゲート電極形成後酸素熱処理による界面電荷低減効果を得ることが出来る。ただし、ｎチャネルＭＩＳトランジスタに関しては、ゲート電極の堆積し直しを行うので、界面電荷はやや増加傾向を示し、トランジスタ性能はやや劣化する危惧がある。
【００６０】
但し、第２の実施形態では、固相反応によらない堆積手法でｎチャネルＭＩＳトランジスタのゲート電極を製造することが出来る。これにより、２層膜の固相反応による合金層形成にありがちなトランジスタサイズ依存性などの潜在的な問題を回避することが出来る。
【００６１】
反面、固相反応に比べると、酸素熱処理前に堆積したゲート電極を、ｎチャネルＭＩＳトランジスタ上部のみ除去する工程が追加されるため、工程数が増加してしまうという欠点がある。
このように、第２の実施形態によっても、大きな電流駆動力を有し、リーク電流が少ない半導体装置およびその製造方法を提供することができる。
【００６２】
なお、第２の実施形態では、図１５に示す工程において、ｎチャネルＭＩＳトランジスタ上部にのみｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極の堆積を行った。しかしながら、仕事関数に関与するのはゲート絶縁膜直上のゲート電極なので、ｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極は、両チャネルＭＩＳトランジスタ上部に堆積しても構わない。この場合、ｎチャネルＭＩＳトランジスタ上部にのみ選択的に堆積させなくてもよいので、製造工程が簡略化し、集積化に向くことが期待される。
【００６３】
（第３実施形態）
図１６は、本発明の第３実施形態に係る半導体装置の断面図である。第３の実施形態の半導体装置はＭＯＮＯＳスタック型メモリであって、複数のメモリセルを備えるが、図１５は１メモリ素子の、ワード線方向に垂直な面で切った摸式的な断面を示す。
【００６４】
本実施形態に係るメモリセルは、半導体基板３０上にトンネル絶縁膜３２、トラップ層３３、ブロック層３４、ゲート電極３５がこの順に積層されたゲート積層構造（以下、メモリゲートスタックともいう）を備えている。また、メモリゲートスタックの側部には側壁酸化膜３６が設けられている。側部が側壁酸化膜３６で被覆されたメモリゲートスタックは、層間絶縁膜３７で覆われている。メモリゲートスタックの両側の半導体基板３０にはソース・ドレイン領域３１が設けられている。個々のスタック型メモリセルは素子分離絶縁膜３７で互いに隔てられている。
【００６５】
本実施形態では、ブロック層３４がＬａ−Ａｌ−Ｏ膜で形成されている。これにより、本実施形態のスタック型メモリセルは、漏れ電流が小さく、かつゲート電極３５とトラップ層３３の電気的容量結合の強い構造となっている。
【００６６】
次に、第３の実施形態の半導体装置の製造方法を説明する。通常の工程により、図１７に示すようなＬａ−Ａｌ−Ｏをブロック層に用いたＭＯＮＯＳスタック型メモリセルを形成する。
【００６７】
ここで、第１の実施形態と同様にして、ＭＯＮＯＳスタック構造を酸素雰囲気で熱処理する。これにより、Ｌａ−Ａｌ−Ｏブロック層３４とシリコン窒化物トラップ層３３の界面に存在する（ＬａあるいはＡｌ）−Ｏ−Ｓｉ連鎖における酸素欠損構造を修復し、これに起因した意図しない電荷トラップ、固定電荷などを消すことができる。
【００６８】
酸素熱処理条件については、界面酸素欠陥を補うような条件が適宜選ばれる。熱処理温度としては、第１の実施例と比べて高い温度に設定することが出来る。本実施例ではＬａ−Ａｌ−Ｏの下部はＳｉ窒化膜であり、Ｓｉ基板と異なり、著しい酸化が起きることはないためである。ただしあまり高い温度での酸化工程を経ると、金属ゲートの酸化、それに伴うゲート電極はがれなどの問題が発生し、好ましくない。この観点からは、酸化温度は８００℃以下程度で実施されることが望ましい。
【００６９】
また、本発明では、金属ゲートによる酸化種の活性化が行われるため、欠陥回復作用に対する酸化雰囲気の影響は軽微である。通常のドライ酸素、ＮＯ、Ｎ2Ｏ、水蒸気、オゾン、ＵＶ光で励起された酸素、酸素ラジカル等を用いることが出来る。もっとも酸素回復の効率がよいのは励起状態の酸素を用いることであり、ＵＶ酸素、ラジカル酸素などが良い。
【００７０】
本実施形態のゲート電極３５はＭＯＮＯＳスタックセルの製造工程に耐える耐熱性材料である必要があり、Ｗ、Ｍｏ、Ｔａ、Ｒｕのいずれかからなる金属、あるいはＷ、Ｍｏ、Ｔａの窒化物、炭化物、硼化物、珪化物、および窒素珪化物のいずれか、あるいはＲｕの酸化物、酸化珪化物、珪化物、および窒素珪化物のいずれかなどで構成できる。これらの材料はいわゆる高融点材料であり、１０００℃に迫る本実施形態の製造工程を経ても、それ自体が融解しデバイスの破壊に至ることはない。また、高融点であるが故にスタック構造の界面の安定性も向上する。
【００７１】
ここで、ＭＯＮＯＳスタックセルのゲート電極の仕事関数が高い方が望ましい。ブロック層の漏れ電流を低く抑える作用があるためである。この観点からは、Ｗおよびその窒化物、Ｍｏおよびその窒化物、Ｒｕおよびその酸化物、酸化珪化物、珪化物、窒素珪化物のいずれかなどが望ましい。
【００７２】
Ｌａ−Ａｌ−Ｏの組成は、本実施例の場合にはＬａ／Ａｌ／Ｏ〜１／１／３であった。この組成比はＬａ−Ａｌ−Ｏ絶縁膜の化学量論比であり、膜が化学的に極めて安定な状態にある。本実施形態においても、Ｌａ−Ａｌ−Ｏが非晶質を保ち構造的に安定であることが要件であるので、Ｌａ−Ａｌ−Ｏの組成としては１／１／３に近いことが望ましい。Ｌａ／Ａｌの比率としては、０．５〜２の範囲にあればよい。下部がシリコン窒化膜なので、第１実施形態におけるＳｉとの界面形成の場合と比較して、Ｌａ−Ａｌ−Ｏ化学量論比からの組成乖離による固定電荷発生はＳｉ上ほど顕著ではない。したがって、Ｌａ／Ａｌ比率０．５〜２の範囲であれば、本発明の方法で界面欠陥を修復できる。
【００７３】
側壁絶縁膜３６はシリコン酸化膜でもよいが、シリコン窒化膜も用いることが出来る。図１７の構造を酸化処理する際に、シリコン３０とトンネル酸化膜３２の界面、あるいはトンネル酸化膜３２とトラップ層３３の界面などに意図しない形で酸素が導入され、これら界面の特性が変動するのを防ぐ目的からすれば、シリコン窒化膜を用いた方が良い。
【００７４】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の水素雰囲気熱処理によるＰｔ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図２】本発明の酸素雰囲気熱処理によるＰｔ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図３】本発明の水素、酸素雰囲気熱処理によるＡｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図４】本発明の酸素雰囲気熱処理によるＡｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳ構造の容量ー電圧特性の変化を示す実験データ。
【図５】本実施形態に用いることが出来るｐチャネルＭＩＳトランジスタ用ゲート電極の酸化物の酸素原子数で規格化した標準生成エンタルピーを示す図表。
【図６】本発明の第１実施形態によるＣＭＩＳＦＥＴの断面図。
【図７】第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図９】図８に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１０】図９に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１１】図１０に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１２】第１の実施形態によって、ＭＩＳキャパシタの特性が改善されることを示す特性図。
【図１３】第１実施形態におけるｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタのゲート電極材料組合せを示す図表。
【図１４】本発明の第２実施形態に係るＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１５】図１３に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１６】本発明の第３実施形態に係るＭＯＮＯＳ型スタックメモリセルの断面図。
【図１７】第３実施形態に係るＭＯＮＯＳ型スタックメモリセルの製造工程を説明するための断面図。
【符号の説明】
【００７６】
１…シリコン基板
２…ｐ型ウェル領域
３…ｎ型ウェル領域
４…素子分離層
５、１５…Ｌａ−Ａｌ−Ｏ膜（ゲート絶縁層）
６…ゲート電極
８、１８…ゲート側壁
９、１９…エクステンション層
１０、２０…拡散層
１６、３５…ゲート電極
２１…Ｒｕ層（ｐチャネルＭＩＳトランジスタ用ゲート電極）
２２…Ｅｒ層（ｎチャネルＭＩＳトランジスタ用ゲート電極変性用電極）
２３…Ｒｕ−Ｅｒ合金（ｎチャネルＭＩＳトランジスタ用ゲート電極）
２４、３７…層間絶縁膜
２５…Ｗ層
２６…溝
２７…ＨｆＳｉＮ膜
３０…半導体層
３１…ソース・ドレイン領域
３２…トンネル酸化膜
３３…トラップ絶縁層
３４…ブロック絶縁層
３６…側壁絶縁膜
【技術分野】
【０００１】
本発明は、ＭＩＳ（ＭＯＳ）構造を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
シリコン超集積回路は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)、ＣＭＩＳＦＥＴ(Complementary MISFET)、ＮＡＮＤフラッシュメモリ等の半導体素子の高性能化が必要である。素子の高性能化は基本的には比例縮小則により行われてきたが、近年、種々の物性的限界により素子の極微細化による高性能化が困難な状況にある。
【０００３】
例えば、従来のゲート絶縁膜ＳｉＯＮは近年の薄膜化の要請に応えることが出来なくなると予測されている。そこで、ＳｉＯＮよりも比誘電率の高い、いわゆるHigh-kゲート絶縁膜の導入が検討されている。これまで、ＨｆＯ２、ＨｆＳｉＯＮなどの、Ｈｆを含High-Kゲート絶縁膜が開発されてきた。一方、Ｌａ−Ａｌ−Ｏからなるゲート絶縁膜技術があった（非特許文献１参照）。Ｌａ−Ａｌ−Ｏゲート絶縁膜は、Ｈｆ系のHigh-kゲート絶縁膜よりもＳｉＯ２換算膜厚が低く出来るという特質を有しているので、将来のＣＭＩＳＦＥＴに適している。しかし、Ｌａ−Ａｌ−Ｏゲート絶縁膜は、Ｈｆ系のHigh-kゲート絶縁膜よりもトランジスタのキャリア移動度が低いという課題があった（非特許文献１参照）。キャリアの移動度が低いとＭＩＳＦＥＴのスピードが劣化する。
【０００４】
また、Ｌａ２Ｏ３からなる、ＳｉＯ２換算膜厚を低くするのに適したゲート絶縁膜技術があった（非特許文献２参照）。Ｌａ２Ｏ３には空気中の水分吸収による絶縁膜の比誘電率性能劣化という課題がある（非特許文献３参照）。
【０００５】
情報処理を担う上記ＭＩＳＦＥＴに加え、情報を記憶するメモリ素子の高密度化が重要である。特に、ＮＡＮＤタイプのファイルメモリとして、ＭＯＮＯＳ積層構造が開発されている。ＭＯＮＯＳ構造においては、中央の”Ｎ”層、すなわちトラップ層に電荷を出し入れして情報を記憶する。”Ｍ”層はゲート電極である。ゲート電極とトラップ層に挟まれる”Ｏ”層はブロック層と呼ばれ、トラップ層の電荷がゲート電極に散逸するのを防ぎつつ、ゲート電極とトラップ層の電気的結合を強く保つような性質が求められる。すなわち、漏れ電流密度が低く、比誘電率が高い材料が必要である。
【非特許文献１】M.Suzuki et al., "Ultra-thin (EOT=3Å) and low leakage dielectrics of La-aluminate directly on Si substrate fabricated by high temperature deposition", 2004 IEDM, p.p.445-448
【非特許文献２】K.Ohmori et al., "Wide Controllability if Flatband Voltage in La2O3 Gate Stack Structures - Remarkable Advantages of La2O3 over HfO2", 2006 SSDM, p.p.210-211
【非特許文献３】Yi Zhao et al., "Moisture-absorption-induced permittivity deterioration and surface roughness enhancement of lanthanaum oxide films on silicon", Appl.Phys.Lett.88, 2006, p.p.072904-1~3
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、将来の高速・低消費電力半導体に必要な、大きなゲート絶縁膜容量を有するゲート絶縁膜として、Ｌａ−Ａｌ−Ｏなどの直接接触型ゲート絶縁膜が有望である。しかし、直接接触界面構造に起因したキャリア散乱によってＭＩＳＦＥＴの性能向上が部分的に阻害されていた。また、ＭＯＮＯＳ構造のゲートスタック型メモリにおいてはＬａ−Ａｌ−Ｏからなるブロック層とその下方に位置するトラップ層の絶縁膜界面に電荷とラップ、固定電荷が生じた場合、意図しないしきい値シフトや書込み条件の変動が起きてしまう。
【０００７】
本発明は上記課題に鑑みてなされたものであり、高品質な絶縁膜界面制御を行うことで、界面のキャリア散乱要因を低減化し、ＭＩＳＦＥＴ性能を向上させるとともに、ＭＯＮＯＳメモリの意図しないしきい値シフトや書込み条件の変動を低減することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置の製造方法の第１は、半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、前記酸素雰囲気での熱処理後、前記ｐ型半導体領域上に形成された第１ゲート電極上に金属膜を形成する工程と、前記ｐ型半導体領域上に形成された第１ゲート電極と第２ゲート電極を固相反応させ、第２ゲート電極を形成する工程とを具備することを特徴とする。
【０００９】
本発明の半導体装置の製造方法の第２は、半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、前記ｐ型半導体領域上に位置する前記第１ゲート電極を除去する工程と、前記第１ゲート電極を除去する工程後、前記ｐ型半導体領域上に、第２ゲート電極を形成する工程とを具備することを特徴とする。
【００１０】
本発明の半導体装置の製造方法の第３は、半導体領域上に少なくともシリコン、酸素を含む下部絶縁膜を形成する工程と、前記下部絶縁膜上に電荷を捕獲する機能を有する中間部絶縁膜を形成する工程と、前記中間部絶縁膜上にＬａ、Ａｌ、Ｏを含む非晶質の上部絶縁膜を形成する工程と、前記上部絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記上部絶縁膜の１酸素原子あたりの標準生成エンタルピーの絶対値よりも小さい金属を含むゲート電極を形成する工程と、前記半導体領域、下部絶縁膜、中部絶縁膜、上部絶縁膜、ゲート電極の積層構造を酸素雰囲気で熱処理する工程とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、絶縁膜界面の固定電荷密度を低減した半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明は、Ｌａ−Ａｌ−Ｏからなるゲート絶縁膜、ブロック層絶縁膜の、半導体あるいは絶縁体との界面近傍欠陥を有効に減少させるために、通常の製造方法の一部を改良し、低温酸素アニールを施すことに特徴がある。実施形態の説明に先立ち、半導体上に絶縁膜を形成した場合の具体的な実験結果を元に、本発明の概要を説明する。
【００１３】
先ず、シリコンからなる半導体上に、通常の工程でＬａ−Ａｌ−Ｏからなるゲート絶縁膜を形成する。シリコン基板の温度を２００〜６００℃程度に保ったままＬａ−Ａｌ−Ｏ膜を堆積後、４００℃の熱処理を施す。続いて、前記ゲート絶縁膜上にゲート電極を形成し、通常の工程で水素を含む雰囲気中、４００〜５００℃程度の条件で加熱処理を行う。
【００１４】
図１は、水素を含む雰囲気中の熱処理（ＦＧＡ：Forming Gas Anneal）前後での、ＭＩＳキャパシタのフラットバンド電圧ＶｆｂとＳｉＯ2換算膜厚Ｔeffの関係を示したものである。実験データを最小自乗法でフィッティングした結果を実線で示す。なお、ＭＩＳキャパシタの電極にはＰｔを使用しており、φeffは仕事関数を表わす。
【００１５】
図１に示すように、この実線が直線的であることは、今回評価したＭＩＳキャパシタ構造において、余剰な電荷はゲート絶縁膜／シリコン基板界面に局在していることを示唆している。また、この直線の傾きは上記界面に局在化した電荷の符号と量を反映している。上記ＭＩＳ構造の場合には、界面電荷の符号は正であり、水素雰囲気熱処理を行う前の界面電荷密度は４×１０12／ｃｍ2であり、水素雰囲気熱処理後の界面電荷密度は２×１０12／ｃｍ2であった。これは、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥が水素によって終端されたためと推定される。一方、水素雰囲気熱処理後の界面電荷密度はＳｉＯ2／Ｓｉ系の典型的な電荷密度よりもはるかに大きい。
【００１６】
水素を含む雰囲気における熱処理（ＦＧＡ）は、従来のＳｉＯ2／Ｓｉ系でも用いられている工程であり、その役割はＳｉＯ2／Ｓｉ界面に残留する構造欠陥（シリコンのダングリングボンドなど）の水素による終端とそれに基づく電気的不活性化である。すなわち、図１の実験結果は、Ｌａ−Ａｌ−Ｏゲート絶縁膜と半導体シリコンの界面欠陥の中には、水素では終端できない特質を有するものが含まれていることを示唆する。
【００１７】
上記の実験結果から、発明者らは、界面に存在する水素で終端できない構造欠陥を不活性化することが、同界面の電気的特性向上のために不可欠であるという結論を得た。ここで、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面を例に、界面の原子結合の様子を考えてみる。Ｌａ−Ａｌ−Ｏ膜において、Ｌａ、Ａｌは常にＯと結合している。また、Ｓｉとの界面では、Ｌａ、Ａｌは直接Ｓｉに結合するのではなく、Ｏを介して結合していると推定される。その方がエネルギー的に安定なためである。ここで、図１で観測された、水素では終端できない界面の欠陥は、Ｌａ，ＡｌとＳｉの間を架橋する酸素がその位置から逸脱しているものであるという仮定が成り立つ。Ｌａ、Ａｌ、Ｓｉなどに比べてＯは固体中を移動しやすい性質を持ち、系の外部に散逸できる可能性が高いためである。
【００１８】
発明者らは、上記仮定に基づいて、図１の実験に加え、同構造を酸素雰囲気で熱処理し、界面電荷の低減を試みた。図２にその実験結果を示す。この場合の酸素熱処理条件は、一気圧の酸素雰囲気、４００℃、３０分であった。酸素熱処理後の界面電荷密度Ｎｆは２×１０11／ｃｍ2と、一桁あまり低減した。この結果は、上記仮説がある程度的を射たものであることを示唆している。同様の効果は、ゲート電極をＡｕに変えた場合の同様な実験でも得られた。その結果を図３に示す。
【００１９】
ここで、酸素熱処理後のＳｉＯ2換算膜厚が若干厚くなっている点には注意が必要である。なぜならば、酸素熱処理によって、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面に厚いＳｉＯ2が成長しているのであれば、図２、３の実験結果はＬａ−Ａｌ−Ｏ／Ｓｉ界面における欠陥終端・不活性化の反映と言うよりは、ＳｉＯ2／Ｓｉ界面の特性を見ていると言うべきであり、界面電荷密度は低下して然るべき、と言えるからである。ここで、酸素雰囲気熱処理によって得られる界面固定電荷密度の低減効果が、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥回復によって得られるのかという点が重要である。
【００２０】
図４は、Ａｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳ構造において、上記酸素熱処理を施したときの容量―電圧特性の変化である。ここで、酸素熱処理によって２つの変化が起きている。一つは、フラットバンド電圧Ｖｆｂの大きな正電圧側へのシフト（〜０．４２ｅＶ）である。これは図３にも矢印で示したとおりのものであり、酸素熱処理後のフラットバンド電圧Ｖｆｂは、Ａｕ本来の真空仕事関数と半導体Ｓｉのフェルミレベルから計算される理想的な値に近い。すなわち、ＭＩＳ構造内部に余剰な電荷が極めて少ないことを示唆している。
【００２１】
図４のもう一点の特徴は、ＳｉＯ2換算膜厚（Ｔeff）の増加である。この場合、酸素熱処理によって約０．３ｎｍのＳｉＯ2換算膜厚増加（Ｔeff：５．３→５．６ｎｍ）が起きていることがわかった。これはＬａ−Ａｌ−Ｏ／Ｓｉ界面に供給された酸素に起因したものと推定される。ここで、Ｓｉｏ２／Ｓｉ界面遷移領域（原子層にして１層程度）の厚みが０．３ｎｍ程度であることを考慮すると、本実施形態の酸素熱処理によるTeffの増加は界面の原子層１層程度のごくわずかな構造変化を反映したものと言える。
【００２２】
以上のように、図３より、ＳｉＯ2換算膜厚にして界面構造遷移層程度の高々０．３ｎｍの増加に対して、著しい界面固定電荷密度の低減作用が得られていることが示唆された。これは、Ｌａ−Ａｌ−Ｏ／Ｓｉ系の界面電荷を低減するためには、界面においてごくわずかの酸素を供給して欠陥を修復すれば十分であることを意味する。ＬａあるいはＡｌとＳｉを架橋する部分の酸素欠損を補填することにより、本実施形態の固定電荷削減効果が発揮されるとと推定される。
【００２３】
温度、時間、酸化種の形態などの条件に関しては、上記のように、界面近傍の欠陥が修復されるように適宜選択される。
【００２４】
本発明の最大の特徴は、ゲート電極の形成後、酸素熱処理を施す点にあるといえる。実験手順を見直してみると、Ｌａ−Ａｌ−Ｏ膜の堆積後に、４００℃、一気圧での酸素熱処理を行っている。しかし、図１、２に示すように、Ｌａ−Ａｌ−Ｏ膜の堆積後酸素アニールを施したとしても、その界面電荷密度は４×１０12／ｃｍ2 と非常に大きい。すなわち、ゲート電極形成後に系に酸素を導入したときにだけ、図２に示すような界面電荷の低減が実現する。これは、ゲート電極である金属膜の存在によって、酸素がエネルギー的に活性な状態へと励起され、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面の欠陥を効率的に修復するためだと思われる。
【００２５】
また、本発明のゲート電極の満たすべき性質として、ゲート電極を構成する金属の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が、Ｌａ−Ａｌ−Ｏのそれよりも小さいことがあげられる。この条件を満たすゲート電極であれば、ＬＳＩの製造工程、特に本実施形態に固有なゲート電極形成後の酸素雰囲気熱処理工程に際しても、Ｌａ−Ａｌ−Ｏを還元することがない。これにより、固定電荷低減によるトランジスタ動作速度の向上効果を確実に獲得しつつ、リーク電流の増大などの副作用を防ぐことができる。ゲート絶縁膜Ｌａ−Ａｌ−Ｏを還元する作用を有さない金属としては、例に挙げたＰｔ，Ａｕのほかに、Ｎｉ，Ａｇ，Ｉｒ，Ｉｎ，Ｗ、Ｍｏ、Ｔａ，Ｒｕが挙げられる。これら金属材料の１酸素原子あたりの酸化物標準生成エンタルピーを図５にまとめる。
【００２６】
特にＰｔはその表面で酸素分子を解離吸着する作用を有しており、活性な酸素原子の供給を効率的に行えるため、界面電荷の低減を効果的に行うことができる。また、Ｗは酸素を励起状態にさせ化学反応を効率的に進行させる触媒作用を有しているため、界面欠陥の修復による界面電荷の低減を効率的に行うことができる。
【００２７】
トランジスタ製造工程を通してゲート電極の物性が安定していることが望ましい。この観点からＰｔ、Ａｕ、Ａｇ、Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａ、Ｒｕがよい。また、Ｗ、Ｍｏ、Ｔａの窒化物、炭化物、および硼化物のいずれか、Ｐｔ、Ａｇ，Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａの珪化物或いは窒素珪化物、Ｒｕの酸化物、酸化珪化物、珪化物および窒素珪化物のいずれかなどは耐熱性を向上させる観点から望ましい。
【００２８】
本発明の原理から言えば、ゲート電極を形成した後の通常酸素処理でなく、Ｌａ−Ａｌ−Ｏなどのゲート絶縁膜の堆積後熱処理において、活性な酸素を用いた処理を行えば、界面電荷は著しく低減するものと推定できる、しかしながら、ゲート電極の形成工程はＭＩＳ構造に対し欠陥を導入し得る。本発明のように、メタルゲート工程の後に界面電荷を低減するための酸素熱処理を行うことは、ゲート電極工程において導入された界面欠陥をも修復できるというメリットを有する。
【００２９】
ここで、非特許文献２と本発明の差異について解説する。非特許文献２では、Ｐｔ−Ｗ合金／Ｌａ2Ｏ3／ＳｉからなるＭＩＳ構造を後酸化し、Ｐｔ−Ｗ合金比に応じた容量−電圧特性の変化を調べている。この文献によると、Ｌａ2Ｏ3は、ゲート電極側が多結晶状態となり、Ｓｉ側はＬａ2Ｏ3膜へのＳｉ拡散によって非晶質となっている。Ｌａ2Ｏ3にＳｉが拡散することは、絶縁膜の比誘電率を低下させることにつながるため、望ましくない。
【００３０】
また、上部Ｌａ2Ｏ3層が多結晶化していることは、結晶粒界において酸素の局所的な拡散速度の上昇をもたらすので、ＭＩＳ構造の基板面内方向に不均質な酸素の供給、ひいては不均一なＳｉ基板酸化が引き起こされる。空間的に不均一なＳｉ基板酸化は、構造的な凹凸による界面欠陥の発生、ＳｉＯ2換算膜厚のデバイス間揺らぎの原因となり、好ましくない。
【００３１】
これに対し、本発明で用いたＬａ−Ａｌ−Ｏでは、製造工程を通して非晶質の状態を維持し、Ｓｉが膜中に拡散することはない。このため、非特許文献２のような問題は原理的に生じない。
【００３２】
また、Ｌａ２Ｏ３は吸湿による比誘電率の劣化という本来的な課題を有するが、Ｌａ−Ａｌ−Ｏには、このような性質は無く好ましい。
【００３３】
本発明のプロセスの効果は、Ｌａ，ＡｌとＳｉの間を架橋する酸素がその位置から逸脱した欠陥を、ゲート電極の作用によって活性化された酸素によって修復する、というものであった。この観点からは、本発明の効果はＬａ−Ａｌ−Ｏ／Ｓｉ直接接合界面だけでなく、Ｌａ−Ａｌ−ＯとＳｉの界面にＳｉＯ２、ＳｉＯＮなどのシリコンを含むバッファ層が存在する場合にも有効である。
【００３４】
ＭＯＮＯＳのブロック層にＬａ−Ａｌ−Ｏを用い、トラップ層にシリコン窒化膜を用いた場合について述べる。発明の原理は上記のＣＭＩＳの場合と同様である。すなわち、ゲート電極／Ｌａ−Ａｌ−Ｏ／シリコン窒化膜（トラップ層）／トンネル酸化膜／半導体構造を低温酸化処理することによって、Ｌａ−Ａｌ−Ｏ／シリコン窒化膜界面のＳｉ−Ｏ−（ＬａあるいはＡｌ）のＯが欠損した部分の補修が行われ、同界面の電荷トラップ、固定電荷などの不安定要因を取り除くことができる。
【００３５】
以下、本発明の実施形態について図面を参照しながら説明する。図面は、発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００３６】
（第１実施形態）
図６は、第１の実施形態に係る半導体装置の断面図である。本実施形態の半導体装置は、ＣＭＩＳＦＥＴであって、図６はそのゲート長方向の断面を示す。
【００３７】
図６に示すようにシリコン基板１中に、ｐ型ウェル領域２と、ｎ型ウェル領域３とが形成され、これらウェル領域２，３はＳｉＯ2などからなる素子分離層４によって電気的に絶縁されている。ｐ型ウェル領域２にはｎチャネルＭＩＳトランジスタが形成され、ｎ型ウェル領域３にはｐチャネルＭＩＳトランジスタが形成されている。
【００３８】
ｎチャネルＭＩＳトランジスタは、ｐ型ウェル領域２上に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成されたゲート電極６と、ゲート電極６の側部に形成されたゲート側壁絶縁膜８と、ゲート電極６の両側のｐ型ウェル領域２に形成されたｎ型エクステンション層９と、ゲート側壁絶縁膜８の両側のｐ型ウェル領域２に形成されたｎ型拡散層１０とを備えている。ｎ型拡散層１０は、ｎ型エクステンション層９よりもｐ型ウェル領域２との接合深さが深くなるように構成され、ｎ型拡散層１０およびｎ型エクステンション層９がｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。ここで、ソース・ドレイン領域は、半導体が高濃度にドーピングされた領域であっても良いし、あるいは金属シリサイドであってもよい。
【００３９】
ｐチャネルＭＩＳトランジスタは、ｎ型ウェル領域３上に形成されたゲート絶縁膜１５と、ゲート絶縁膜１５上に形成されたゲート電極１６と、ゲート電極１６の側部に形成されたゲート側壁絶縁膜１８と、ゲート電極１６の両側のｎ型ウェル領域３に形成されたｐ型エクステンション層１９と、ゲート側壁絶縁膜１８の両側のｎ型ウェル領域３に形成されたｐ型拡散層２０とを備えている。ｐ型拡散層２０は、ｐ型エクステンション層１９よりもｎ型ウェル領域３との接合深さが深くなるように構成され、ｐ型拡散層２０およびｐ型エクステンション層１９がｐ型ＭＩＳトランジスタのソース・ドレイン領域となる。ｎチャネルＭＩＳトランジスタおよびｐチャネルＭＩＳトランジスタは層間絶縁膜２４によって覆われている。ゲート絶縁膜５、１５は非晶質状態のＬａ−Ａｌ−Ｏで形成されている。
【００４０】
次に、第１の実施形態の半導体装置の製造方法を、図７乃至図１１を参照して説明する。先ず、図７に示すように、シリコン基板１に素子分離層４を形成した後、イオン注入によりｐ型ウェル領域２、ｎ型ウェル領域３を形成する。素子分離は、局所酸化法や、ＳＴＩ(Shallow Trench Isolation)法で形成することもできるし、メサ型でも構わない。続いて、通常のダミーゲートトランジスタプロセスを用いて、ゲート溝２６を有する構造を作成する。
【００４１】
次に、図８に示すように、ゲート溝２６の底部に、ゲート絶縁膜として膜厚２ｎｍのＬａ−Ａｌ−Ｏ膜５、１５を、例えば、レーザーアブレーション法を用て成膜する。より詳細には、Ｓｉ基板表面の自然酸化膜を通常のウェットエッチングに除去した後、直ちに成膜用の真空装置に搬送する。ＬａＡｌＯ3に組成比が調整された成膜ターゲットを用い、ＫｒＦエキシマレーザー（λ＝２４８ｎｍ）を用いてレーザーアブレーション成膜を行う。成膜時の基板温度は４００〜８００℃に保持され、成膜時には２ｓｃｃｍの酸素ガスを供給する。この際、酸素の供給を行わず、真空中での成膜を行ってもよい。
【００４２】
ここで、ゲート絶縁膜の形成はレーザーアブレーションに限定されるわけではなく、分子ビームエピタキシー法、スパッタリング法など、他の方法でもよい。なお、図８ではゲート溝２６の底部にのみＬａ−Ａｌ−Ｏ膜が形成されているが、ゲート溝２０の側面あるいは層間絶縁膜２４上にＬａ−Ａｌ−Ｏ膜が形成されていても構わない。
【００４３】
Ｌａ−Ａｌ−Ｏの組成は、本実施形態の場合にはＬａ／Ａｌ／Ｏ〜１／１／３である。この組成比はＬａ−Ａｌ−Ｏ絶縁膜の化学量論比であり、膜が化学的に極めて安定な状態にある。Ｌａ−Ａｌ−Ｏが非晶質を保ち構造的に安定であることは、トランジスタ特性のばらつきの少なさ、不良率の低さなどにつながるため、Ｌａ−Ａｌ−Ｏの組成としては１／１／３に近いことが望ましい。Ｌａ／Ａｌの比率は、膜の化学的安定性の観点から、０．９〜１．１の範囲にあるようにする。
【００４４】
また、一般に膜のＬａ比率が著しく多いと、Ｓｉとの界面に正の固定電荷が形成されやすく、逆に膜のＡｌ比率が著しく多いと、Ｓｉとの界面に負の固定電荷が形成されやすい。あまりに高密度の固定電荷が形成されると、本実施形態の製造方法においてそれを回復させることが困難となるため、Ｌａ／Ａｌ比率は０．９〜１．１程度が適正である。
【００４５】
その後、堆積したゲート絶縁膜の高品質化を目的とした堆積後熱処理を行う。このプロセスは、堆積直後のＬａ−Ａｌ−Ｏ膜中に含まれる酸素欠損、ひずんだ結合などの不完全性を回復させるのが目的である。一例として、一気圧の酸素雰囲気で、４００℃、５分の熱処理を施す。雰囲気には酸素が含まれていることが不可欠であり、酸素は分子状酸素、原子状酸素、励起状態の酸素、Ｎ2Ｏ、ＮＯ、オゾン等、いずれでも良い。温度は２００℃以上、６００℃以下が好ましく、４００℃以下とするのがより好ましい。
【００４６】
その後、図９に示すように、既存の方法によって、例えばＲｕ層２１をＣＶＤにより１０ｎｍ成膜し、ゲート電極２１を形成する。続いて、一気圧の酸素雰囲気中で、４００℃、３０分の熱処理を行う。これにより、先に説明したようにＬａ−Ａｌ−ＯとＳｉの界面電荷が著しく減少する。
【００４７】
ここで、酸化条件としては、界面酸素欠陥を補うような条件が適宜選ばれる。ただし熱処理温度としては、極端なＳｉ基板の再酸化が起きない条件が相応しく、その観点からは、５００℃以下が好ましい。より望ましくは、４００℃以下のプロセス条件を採用することで、Ｓｉ基板の再酸化による絶縁膜容量の低減、これに伴うトランジスタ動作速度の劣化を抑えることが出来る。
【００４８】
また、本発明では、金属ゲートによる酸化種の活性化が行われるため、欠陥回復作用に対する酸化雰囲気の影響は軽微である。通常のドライ酸素、ＮＯ、Ｎ2Ｏ、水蒸気、オゾン、ＵＶ光で励起された酸素、酸素ラジカル、などを用いることが出来る。もっとも酸素回復の効率がよいのは励起状態の酸素を用いることであり、ＵＶ酸素、ラジカル酸素等が良い。
【００４９】
さらに、ｎチャネルＭＩＳトランジスタのゲート電極を、ｎチャネルＭＩＳトランジスタを低しきい値電圧化するのに相応しい仕事関数材料へと変性させる。本実施形態では、図１０に示すように、公知の手法によってｎチャネルＭＩＳトランジスタ上部にのみ、Ｅｒ層２２を１０ｎｍ堆積する。
【００５０】
引き続いて、４５０℃、３０分の熱処理によって、ｎチャネルＭＩＳトランジスタ上のＲｕ層２１とＥｒ層２２を固相反応させ、ＲｕＥｒ合金層２３とする。引き続いて、タングステンなどの金属層２５を全面に堆積し、表面を平坦化することにより、図１１に示す構造を得る。図１１の構造は図７の構造と等価であり、図１１のゲート電極（２３＋２５）、（２１＋２５）が、図７のゲート電極６，１６に相当する。
【００５１】
本実施形態においては、Ｒｕを堆積した後の酸素熱処理によって、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷が著しく減少している。図１２は、そのプロセスの効果を確認するために行った、ＭＩＳキャパシタ実験の結果である。横軸は絶縁膜のＳｉＯ２換算膜厚Ｔｅｆｆ（単位ｎｍ）、縦軸はＭＩＳキャパシタのフラットバンド電圧Ｖｆｂ（単位Ｖ）を示す。ひとつのプロットはひとつのＭＩＳキャパシタのＳｉＯ２換算膜厚とフラットバンド電圧の関係を示しており、これが複数点あるのは、Ｌａ−Ａｌ−Ｏ膜の膜厚を意図的に変化させていることを反映している。
【００５２】
図１２から分かるように、酸素アニールを施す前のＲｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳキャパシタの実験プロットは、膜厚変化に対し直線上に乗る傾向を見せ、その傾きは大きい。これはＭＩＳキャパシタのＬａ−Ａｌ−Ｏ／Ｓｉ界面に、固定電荷が多量に存在することを示している。
【００５３】
一方、酸素アニールを施すことにより、実験プロットのＳｉＯ２換算膜厚依存性は直線性を保つが、ほとんど傾きを有さなくなることが分かった。この実験結果は、当初多量に存在したＬａ−Ａｌ−Ｏを含むＭＩＳキャパシタ中の固定電荷が、電極形成後の酸素アニールにより著しく低減していることを示唆している。ＭＩＳ構造内部の固定電荷が低減化されることにより、ＭＩＳトランジスタのチャネルを走行するキャリアが散乱される確率が低下し、そのスピードが向上される。これにより、トランジスタのスイッチングスピードが、従来のＬａ−Ａｌ−Ｏ系よりも著しく向上する。
【００５４】
また、本実施形態ではｐチャネルＭＩＳトランジスタにＲｕを用いているが、Ｒｕは５ｅＶあまりの仕事関数を有し、ｐチャネルＭＩＳトランジスタのしきい値電圧を低減化している。一方、合金化で形成したＥｒＲｕ層は４ｅＶあまりの仕事関数を有し、ｎチャネルＭＩＳトランジスタのしきい値電圧を低減化している。
【００５５】
上記実施形態ではｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタのゲート電極に、ＲｕＥｒ合金、Ｒｕをそれぞれ用いた。本発明は、これら金属材料系に限定されるものではなく、具体的には、図１３に示すような金属の組合せを用いることも可能であり、ほぼ同様な工程を経ることにより、相補型ＭＩＳトランジスタを形成することができる。
【００５６】
（第２の実施形態）
第１の実施形態は、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタともにＬａ−Ａｌ−Ｏ上にＲｕを堆積し、Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷を低減化させる酸素熱処理を施した後、ｎチャネルＭＩＳトランジスタのゲート電極を低仕事関数な材料に変性させるものであった。第２の実施形態は、酸素熱処理前に堆積するゲート電極としてタングステンを用いるものである。
【００５７】
第１の実施形態の図７、図８の工程を同様に実施する。続いて、図９と同様に、既存の方法によって、Ｗ層２１をＣＶＤにより１０ｎｍ成膜し、ゲート電極２１を形成する。続いて、一気圧の酸素雰囲気中で、４００℃、３０分の熱処理を行う。これにより、Ｌａ−Ａｌ−ＯとＳｉの界面電荷が著しく減少する。その後、ｎチャネルＭＩＳトランジスタ上のタングステン電極２１を除去し、図１４の構造を得る。
【００５８】
続いて、ｎチャネルＭＩＳトランジスタ上部にのみ、公知のｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極、例えばＨｆＳｉＮ膜２７などを堆積し、図１５の構造を得る。さらに第１の実施形態の図１１と同様に、タングステンなどの金属層２５を図１５の構造全面に堆積し、その後表面の平坦化を行うことによって、図７の構造を得ることが出来る。但し、図７のゲート電極６，１６は、夫々２７＋２５、２１＋２５となる。
【００５９】
第２の実施形態では、第１の実施形態と同等の、ゲート電極形成後酸素熱処理による界面電荷低減効果を得ることが出来る。ただし、ｎチャネルＭＩＳトランジスタに関しては、ゲート電極の堆積し直しを行うので、界面電荷はやや増加傾向を示し、トランジスタ性能はやや劣化する危惧がある。
【００６０】
但し、第２の実施形態では、固相反応によらない堆積手法でｎチャネルＭＩＳトランジスタのゲート電極を製造することが出来る。これにより、２層膜の固相反応による合金層形成にありがちなトランジスタサイズ依存性などの潜在的な問題を回避することが出来る。
【００６１】
反面、固相反応に比べると、酸素熱処理前に堆積したゲート電極を、ｎチャネルＭＩＳトランジスタ上部のみ除去する工程が追加されるため、工程数が増加してしまうという欠点がある。
このように、第２の実施形態によっても、大きな電流駆動力を有し、リーク電流が少ない半導体装置およびその製造方法を提供することができる。
【００６２】
なお、第２の実施形態では、図１５に示す工程において、ｎチャネルＭＩＳトランジスタ上部にのみｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極の堆積を行った。しかしながら、仕事関数に関与するのはゲート絶縁膜直上のゲート電極なので、ｎチャネルＭＩＳトランジスタ低しきい値化にふさわしいゲート電極は、両チャネルＭＩＳトランジスタ上部に堆積しても構わない。この場合、ｎチャネルＭＩＳトランジスタ上部にのみ選択的に堆積させなくてもよいので、製造工程が簡略化し、集積化に向くことが期待される。
【００６３】
（第３実施形態）
図１６は、本発明の第３実施形態に係る半導体装置の断面図である。第３の実施形態の半導体装置はＭＯＮＯＳスタック型メモリであって、複数のメモリセルを備えるが、図１５は１メモリ素子の、ワード線方向に垂直な面で切った摸式的な断面を示す。
【００６４】
本実施形態に係るメモリセルは、半導体基板３０上にトンネル絶縁膜３２、トラップ層３３、ブロック層３４、ゲート電極３５がこの順に積層されたゲート積層構造（以下、メモリゲートスタックともいう）を備えている。また、メモリゲートスタックの側部には側壁酸化膜３６が設けられている。側部が側壁酸化膜３６で被覆されたメモリゲートスタックは、層間絶縁膜３７で覆われている。メモリゲートスタックの両側の半導体基板３０にはソース・ドレイン領域３１が設けられている。個々のスタック型メモリセルは素子分離絶縁膜３７で互いに隔てられている。
【００６５】
本実施形態では、ブロック層３４がＬａ−Ａｌ−Ｏ膜で形成されている。これにより、本実施形態のスタック型メモリセルは、漏れ電流が小さく、かつゲート電極３５とトラップ層３３の電気的容量結合の強い構造となっている。
【００６６】
次に、第３の実施形態の半導体装置の製造方法を説明する。通常の工程により、図１７に示すようなＬａ−Ａｌ−Ｏをブロック層に用いたＭＯＮＯＳスタック型メモリセルを形成する。
【００６７】
ここで、第１の実施形態と同様にして、ＭＯＮＯＳスタック構造を酸素雰囲気で熱処理する。これにより、Ｌａ−Ａｌ−Ｏブロック層３４とシリコン窒化物トラップ層３３の界面に存在する（ＬａあるいはＡｌ）−Ｏ−Ｓｉ連鎖における酸素欠損構造を修復し、これに起因した意図しない電荷トラップ、固定電荷などを消すことができる。
【００６８】
酸素熱処理条件については、界面酸素欠陥を補うような条件が適宜選ばれる。熱処理温度としては、第１の実施例と比べて高い温度に設定することが出来る。本実施例ではＬａ−Ａｌ−Ｏの下部はＳｉ窒化膜であり、Ｓｉ基板と異なり、著しい酸化が起きることはないためである。ただしあまり高い温度での酸化工程を経ると、金属ゲートの酸化、それに伴うゲート電極はがれなどの問題が発生し、好ましくない。この観点からは、酸化温度は８００℃以下程度で実施されることが望ましい。
【００６９】
また、本発明では、金属ゲートによる酸化種の活性化が行われるため、欠陥回復作用に対する酸化雰囲気の影響は軽微である。通常のドライ酸素、ＮＯ、Ｎ2Ｏ、水蒸気、オゾン、ＵＶ光で励起された酸素、酸素ラジカル等を用いることが出来る。もっとも酸素回復の効率がよいのは励起状態の酸素を用いることであり、ＵＶ酸素、ラジカル酸素などが良い。
【００７０】
本実施形態のゲート電極３５はＭＯＮＯＳスタックセルの製造工程に耐える耐熱性材料である必要があり、Ｗ、Ｍｏ、Ｔａ、Ｒｕのいずれかからなる金属、あるいはＷ、Ｍｏ、Ｔａの窒化物、炭化物、硼化物、珪化物、および窒素珪化物のいずれか、あるいはＲｕの酸化物、酸化珪化物、珪化物、および窒素珪化物のいずれかなどで構成できる。これらの材料はいわゆる高融点材料であり、１０００℃に迫る本実施形態の製造工程を経ても、それ自体が融解しデバイスの破壊に至ることはない。また、高融点であるが故にスタック構造の界面の安定性も向上する。
【００７１】
ここで、ＭＯＮＯＳスタックセルのゲート電極の仕事関数が高い方が望ましい。ブロック層の漏れ電流を低く抑える作用があるためである。この観点からは、Ｗおよびその窒化物、Ｍｏおよびその窒化物、Ｒｕおよびその酸化物、酸化珪化物、珪化物、窒素珪化物のいずれかなどが望ましい。
【００７２】
Ｌａ−Ａｌ−Ｏの組成は、本実施例の場合にはＬａ／Ａｌ／Ｏ〜１／１／３であった。この組成比はＬａ−Ａｌ−Ｏ絶縁膜の化学量論比であり、膜が化学的に極めて安定な状態にある。本実施形態においても、Ｌａ−Ａｌ−Ｏが非晶質を保ち構造的に安定であることが要件であるので、Ｌａ−Ａｌ−Ｏの組成としては１／１／３に近いことが望ましい。Ｌａ／Ａｌの比率としては、０．５〜２の範囲にあればよい。下部がシリコン窒化膜なので、第１実施形態におけるＳｉとの界面形成の場合と比較して、Ｌａ−Ａｌ−Ｏ化学量論比からの組成乖離による固定電荷発生はＳｉ上ほど顕著ではない。したがって、Ｌａ／Ａｌ比率０．５〜２の範囲であれば、本発明の方法で界面欠陥を修復できる。
【００７３】
側壁絶縁膜３６はシリコン酸化膜でもよいが、シリコン窒化膜も用いることが出来る。図１７の構造を酸化処理する際に、シリコン３０とトンネル酸化膜３２の界面、あるいはトンネル酸化膜３２とトラップ層３３の界面などに意図しない形で酸素が導入され、これら界面の特性が変動するのを防ぐ目的からすれば、シリコン窒化膜を用いた方が良い。
【００７４】
以上、本発明の実施形態を説明したが、本発明はこれらに限られず、特許請求の範囲に
記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階では
その要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に
開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の水素雰囲気熱処理によるＰｔ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図２】本発明の酸素雰囲気熱処理によるＰｔ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図３】本発明の水素、酸素雰囲気熱処理によるＡｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ界面電荷の変化を示す実験結果。
【図４】本発明の酸素雰囲気熱処理によるＡｕ／Ｌａ−Ａｌ−Ｏ／Ｓｉ−ＭＩＳ構造の容量ー電圧特性の変化を示す実験データ。
【図５】本実施形態に用いることが出来るｐチャネルＭＩＳトランジスタ用ゲート電極の酸化物の酸素原子数で規格化した標準生成エンタルピーを示す図表。
【図６】本発明の第１実施形態によるＣＭＩＳＦＥＴの断面図。
【図７】第１実施形態によるＣＭＩＳＦＥＴの製造工程を示す断面図。
【図８】図７に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図９】図８に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１０】図９に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１１】図１０に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１２】第１の実施形態によって、ＭＩＳキャパシタの特性が改善されることを示す特性図。
【図１３】第１実施形態におけるｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタのゲート電極材料組合せを示す図表。
【図１４】本発明の第２実施形態に係るＣＭＩＳＦＥＴの製造工程を示す断面図。
【図１５】図１３に続く工程を示すＣＭＩＳＦＥＴの断面図。
【図１６】本発明の第３実施形態に係るＭＯＮＯＳ型スタックメモリセルの断面図。
【図１７】第３実施形態に係るＭＯＮＯＳ型スタックメモリセルの製造工程を説明するための断面図。
【符号の説明】
【００７６】
１…シリコン基板
２…ｐ型ウェル領域
３…ｎ型ウェル領域
４…素子分離層
５、１５…Ｌａ−Ａｌ−Ｏ膜（ゲート絶縁層）
６…ゲート電極
８、１８…ゲート側壁
９、１９…エクステンション層
１０、２０…拡散層
１６、３５…ゲート電極
２１…Ｒｕ層（ｐチャネルＭＩＳトランジスタ用ゲート電極）
２２…Ｅｒ層（ｎチャネルＭＩＳトランジスタ用ゲート電極変性用電極）
２３…Ｒｕ−Ｅｒ合金（ｎチャネルＭＩＳトランジスタ用ゲート電極）
２４、３７…層間絶縁膜
２５…Ｗ層
２６…溝
２７…ＨｆＳｉＮ膜
３０…半導体層
３１…ソース・ドレイン領域
３２…トンネル酸化膜
３３…トラップ絶縁層
３４…ブロック絶縁層
３６…側壁絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、
前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、
前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、
前記酸素雰囲気での熱処理後、前記ｐ型半導体領域上に形成された第１ゲート電極上に金属膜を形成する工程と、
前記ｐ型半導体領域上に形成された第１ゲート電極と第２ゲート電極を固相反応させ、第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、
前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、
前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、
前記ｐ型半導体領域上に位置する前記第１ゲート電極を除去する工程と、
前記第１ゲート電極を除去する工程後、前記ｐ型半導体領域上に、第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２ゲート電極がＰｔ、Ａｕ、Ａｇ、Ｉｒ、Ｉｎ、Ｗ、Ｍｏ、Ｔａ，Ｒｕのいずれかの金属、Ｗ、Ｍｏ、Ｔａの窒化物或いは炭化物或いは硼化物、Ｐｔ、Ａｇ、Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａのいずれかの珪化物或いは窒素珪化物、Ｒｕの酸化物或いは酸化珪化物のいずれかで形成されることを特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート電極がＲｕ，Ｗのいずれかで形成されることを特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の非晶質絶縁膜中のＬａ／Ａｌ比が０．９〜１．１であることを特徴とする請求項１或いは２に記載の半導体装置の製造方法。
【請求項６】
半導体領域上に少なくともシリコン、酸素を含む下部絶縁膜を形成する工程と、
前記下部絶縁膜上に電荷を捕獲する機能を有する中間部絶縁膜を形成する工程と、
前記中間部絶縁膜上にＬａ、Ａｌ、Ｏを含む非晶質の上部絶縁膜を形成する工程と、
前記上部絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記上部絶縁膜の１酸素原子あたりの標準生成エンタルピーの絶対値よりも小さい金属を含むゲート電極を形成する工程と、
前記半導体領域、下部絶縁膜、中部絶縁膜、上部絶縁膜、ゲート電極の積層構造を酸素雰囲気で熱処理する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極がＷ、Ｍｏ、Ｔａ或いはＲｕのいずれか、Ｗ、Ｍｏ、Ｔａの窒化物、炭化物、硼化物、珪化物或いは窒素珪化物のいずれか、Ｒｕの酸化物、酸化珪化物、珪化物或いは窒素珪化物のいずれかで形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記酸素雰囲気で熱処理する工程は、励起状態の酸素を用いることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【請求項１】
半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、
前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、
前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、
前記酸素雰囲気での熱処理後、前記ｐ型半導体領域上に形成された第１ゲート電極上に金属膜を形成する工程と、
前記ｐ型半導体領域上に形成された第１ゲート電極と第２ゲート電極を固相反応させ、第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板中に互いに絶縁分離されたｐ型半導体領域とｎ型半導体領域を形成する工程と、
前記ｐ型およびｎ型半導体領域上にＬａ、Ａｌ、Ｏを含む第１および第２非晶質絶縁膜をそれぞれ形成する工程と、
前記第１、第２非晶質絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記第２非晶質絶縁膜の１酸素原子あたりの酸化物標準生成エンタルピーの絶対値よりも小さい金属を含む第１ゲート電極を形成する工程と、
前記第１ゲート電極を形成後、形成された構造体全体を酸素雰囲気で熱処理する工程と、
前記ｐ型半導体領域上に位置する前記第１ゲート電極を除去する工程と、
前記第１ゲート電極を除去する工程後、前記ｐ型半導体領域上に、第２ゲート電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２ゲート電極がＰｔ、Ａｕ、Ａｇ、Ｉｒ、Ｉｎ、Ｗ、Ｍｏ、Ｔａ，Ｒｕのいずれかの金属、Ｗ、Ｍｏ、Ｔａの窒化物或いは炭化物或いは硼化物、Ｐｔ、Ａｇ、Ｉｒ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｔａのいずれかの珪化物或いは窒素珪化物、Ｒｕの酸化物或いは酸化珪化物のいずれかで形成されることを特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート電極がＲｕ，Ｗのいずれかで形成されることを特徴とする請求項１或いは２記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２の非晶質絶縁膜中のＬａ／Ａｌ比が０．９〜１．１であることを特徴とする請求項１或いは２に記載の半導体装置の製造方法。
【請求項６】
半導体領域上に少なくともシリコン、酸素を含む下部絶縁膜を形成する工程と、
前記下部絶縁膜上に電荷を捕獲する機能を有する中間部絶縁膜を形成する工程と、
前記中間部絶縁膜上にＬａ、Ａｌ、Ｏを含む非晶質の上部絶縁膜を形成する工程と、
前記上部絶縁膜上に、その１酸素原子あたりの酸化物標準生成エンタルピーの絶対値が前記上部絶縁膜の１酸素原子あたりの標準生成エンタルピーの絶対値よりも小さい金属を含むゲート電極を形成する工程と、
前記半導体領域、下部絶縁膜、中部絶縁膜、上部絶縁膜、ゲート電極の積層構造を酸素雰囲気で熱処理する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記ゲート電極がＷ、Ｍｏ、Ｔａ或いはＲｕのいずれか、Ｗ、Ｍｏ、Ｔａの窒化物、炭化物、硼化物、珪化物或いは窒素珪化物のいずれか、Ｒｕの酸化物、酸化珪化物、珪化物或いは窒素珪化物のいずれかで形成されることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記酸素雰囲気で熱処理する工程は、励起状態の酸素を用いることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００８−２４３９９６（Ｐ２００８−２４３９９６Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００７−７９９７０（Ｐ２００７−７９９７０）
【出願日】平成１９年３月２６日（２００７．３．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成１９年３月２６日（２００７．３．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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