【課題】駆動力の高い半導体装置を提供する。
【解決手段】半導体基板１１の活性領域１０に、ゲート絶縁膜１３およびゲート電極１４が形成されている。ゲート電極１４の側面上には、Ｌ字状の断面形状を有するサイドウォール１６が形成されている。半導体基板１１のうちゲート電極１４およびサイドウォール１６の外側に位置する領域にはソース・ドレイン領域１８が形成されている。ゲート電極１４の上面上およびサイドウォールの表面上には、応力を有するストレスライナー膜１９が形成されている。 （もっと読む）

【課題】小さな断面積の凸状半導体層であってもコンタクト部との接触面積を大きくすることによってコンタクト抵抗を低く抑えることのできる手法を提供する。
【解決手段】半導体基板上に形成された凸状半導体層と、前記凸状半導体層の天面と側壁の一部とに接触し前記凸状半導体層と電気的に接続されるコンタクト部とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】 デバイス密度を増加させるために、Ｓ／Ｄコンタクト・ホールが、トランジスタ構造体のゲートに近接して形成されるが、ゲートから電気的に絶縁された、トランジスタ構造体（及びその製造方法）を提供すること。
【解決手段】 構造体、及びその製造方法である。この構造体は、（ａ）第１のＳ／Ｄ領域と第２のＳ／Ｄ領域との間に配置されたチャネル領域と、（ｂ）チャネル領域上のゲート誘電体領域と、（ｃ）ゲート誘電体領域上にあり、かつ、ゲート誘電体領域によりチャネル領域から電気的に絶縁されたゲート領域と、（ｄ）ゲート領域上の保護アンブレラ領域であって、保護アンブレラ領域は第１の誘電体材料を含み、ゲート領域が完全に保護アンブレラ領域の影の中にある、保護アンブレラ領域と、（ｅ）（ｉ）第２のＳ／Ｄ領域の真上にあり、これと電気的に接続され、かつ、（ｉｉ）保護アンブレラ領域のエッジと位置合わせされた充填されたコンタクト・ホールであって、コンタクト・ホールは、第１の誘電体材料とは異なる第２の誘電体材料を含む層間誘電体（ＩＬＤ）層によってゲート領域から物理的に分離された充填されたコンタクト・ホールと、を含む。 （もっと読む）

【課題】応力を調整し、性能向上を図った半導体装置、およびその製造法を提供すること。
【解決手段】ゲート電極１０４は、半導体基板（バルクシリコン基板、ＳＯＩ層など）１０２から電気的に絶縁されている。第１側壁スペーサ１１０がゲート電極１０４の側壁に沿って形成される。上記犠牲側壁スペーサが第１側壁スペーサ１１０と隣接するように形成される。上記犠牲側壁スペーサおよび第１側壁スペーサ１１０は半導体基板１０２を覆っている。平坦化層は、該平坦化層の一部が上記犠牲側壁スペーサと隣接するように、半導体基板１０２を覆って形成されている。上記犠牲側壁スペーサが取り除かれ、エッチングによって半導体基板１０２内にくぼみが形成される。実質的に、上記くぼみは第１側壁スペーサ１１０と上記平坦化層の一部との間に配置されている。半導体材料（ＳｉＧｅ、ＳｉＣなど）１１６は上記くぼみに堆積される。 （もっと読む）

【課題】トランジスタの駆動力を調整する。
【解決手段】ＳＲＡＭアクセス領域ＳＡにおけるＮ型のＭＩＳトランジスタの上に、圧縮応力含有絶縁膜５０および引っ張り応力含有絶縁膜５１を形成する。一方、ＳＲＡＭドライブ領域ＳＤにおけるＮ型のＭＩＳトランジスタの上に、引っ張り応力含有絶縁膜５１を形成する。 （もっと読む）

【課題】 エレベーテッドソースドレイン構造を備えたＭＯＳＦＥＴのゲート電極とソースドレインとの寄生容量を低く抑えることの可能な半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極と離間して形成され、前記半導体基板表面よりも表面が高いエレベーテッドソースドレイン領域と、前記ゲート電極と前記エレベーテッドソースドレイン領域との間に形成された凹部と、前記凹部の前記半導体基板に形成されたソースドレインエクステンション領域と、前記ゲート電極及び前記凹部の底面及び側面に形成された第１のゲート側壁絶縁膜と、前記第１のゲート側壁絶縁膜上に形成された第２のゲート側壁絶縁膜とを備えた半導体装置を提供する。 （もっと読む）

【課題】高耐圧で駆動電流が大きなパワー半導体装置を提供する。
【解決手段】ドレイン領域に接続された第１導電型の不純物を含む延長ドレイン領域２において、第２導電型の不純物を含む埋め込み領域４が埋め込まれ、且つ埋め込み領域４の下方に位置する領域に第１導電型の不純物の濃度ピークが上面近傍よりも高い部分が設けられている。延長ドレイン領域２の深さを従来よりも浅くすることができる。 （もっと読む）

【課題】深い拡散層及び浅い拡散層を有するソース・ドレイン領域と、金属シリサイドからなるゲート電極を有するＭＩＳ型トランジスタの形成。
【解決手段】ゲート絶縁膜、第１ゲート電極膜、第１絶縁膜、第２ゲート電極膜からなるゲート電極を形成し、ゲート電極及びゲート電極の側部に形成した第１側壁をマスクにイオン注入し第１拡散層を形成する。第１側壁を除去後、ゲート電極の側部に第２側壁１３を形成し、ゲート電極及び第２側壁をマスクにイオン注入して第２拡散層を形成する。第２ゲート電極膜上に第１金属膜を形成し、反応させ第２ゲート電極膜を第１反応層とする。ゲート電極上の第１反応層を除去し、層間絶縁膜２１を形成後、ゲート電極の第１ゲート電極膜の上面が露出するまで平坦化する。第２金属膜を形成し、第１ゲート電極膜と反応させ、第１ゲート電極膜をゲート絶縁膜に接する部分まで第２反応層６ａとする。 （もっと読む）

【課題】炭化珪素半導体装置のチャネル移動度の向上を図る。
【解決手段】 ゲート酸化膜形成工程の降温時に、ウェット雰囲気を維持したまま、終端・脱離温度（８００〜９００℃）以下まで降温させる。これにより、ゲート酸化膜とチャネル領域を構成するｐ型ベース層の界面のダングリングボンドをＨもしくはＯＨの元素で終端させることが可能となる。このため、高いチャネル移動度の反転型ラテラルＭＯＳＦＥＴとすることが可能となる。 （もっと読む）

【課題】ゲート配線の幅が狭いフルシリサイド化ゲートプロセスを用いた半導体装置において、ゲート配線の設計ルールを変更することなく、ゲート配線とコンタクトとの接触面積を確保することが容易で且つゲート配線の配線抵抗が小さい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１２及び素子分離領域１２に囲まれた活性領域１１と、素子分離領域１２及び活性領域１１の上に形成され、フルシリサイド化されたゲート配線１９と、ゲート配線１９の側面を連続的に覆う絶縁性のサイドウォール２１とを備えている。ゲート配線１９の少なくとも一部分は、サイドウォール２１から突出して形成されている。 （もっと読む）

【課題】ＤＲＡＭ用アクセストランジスタの表面領域を小さくするメモリデバイスの製造方法を提供する。
【解決手段】トランジスタの製造方法の一実施形態は、基板内のゲート用溝部を規定することによってゲート電極を形成することを含む。上記ゲート用溝部に隣り合う位置での素子分離用トレンチ毎にてプレート状部がそれぞれ規定される。上記ゲート用溝部を挟む上記２つの各プレート状部が互いに連結される。上記一実施形態では、上記２つの各プレート状部は、上記半導体基板の材料に対して、上記素子分離用トレンチの絶縁材料を選択的にエッチングするエッチングプロセスによって規定される。ゲート絶縁体は、能動領域と上記ゲート用溝部との間の界面部、および、上記能動領域と上記の各プレート状部との間の界面部において設けられる。ゲート電極の材料は、上記ゲート用溝部と上記各プレート状部とを充填するように堆積形成される。 （もっと読む）

【課題】金属半導体化合物からなるゲート電極の抵抗ばらつきの発生を抑制できる半導体装置の製造方法を実現すること。
【解決手段】半導体装置の製造方法は、半導体基板２００上にゲート絶縁膜２０１を形成する工程と、前記ゲート絶縁膜上に、金属と半導体との化合物からなり、所定のゲート長を有するゲート電極２０６を形成する工程とを含む半導体装置の製造方法であって、前記ゲート電極２０６を形成する工程は、平均粒径が前記所定のゲート長に対応した所定値以下に制御され、かつ、シリコンおよびゲルマニウムの少なくとも一方を含む、多結晶の半導体膜２０５を形成する工程と、前記半導体膜２０５上に金属膜２０３を形成する工程と、熱処理により前記半導体膜２０５と前記金属膜２０３とを反応させ、前記半導体膜２０５の全体を金属半導体化合物層に変える工程とを含む。 （もっと読む）

【課題】 サイドウォール幅の減少を抑制し、ゲート電極が微細化された場合であっても接合リーク電流に起因する製造歩留まりの低下を回避することができる半導体装置の製造方法を提供する。
【解決手段】 ゲート電極３上にスペーサパターン１３を形成し、サイドウォール６形成後にスペーサパターン１３を除去する。当該手法により、ゲート電極３の高さより高い、もしくは同等の高さのサイドウォール６を形成した後、コンタクトホール２１を形成する。これにより、ストッパ膜７を異方性エッチングする際にサイドウォール６の幅が減少することを抑制し、エクステンション領域が露出することにより生じる接合リーク電流に起因する半導体装置の歩留まり低下を抑制することができる。 （もっと読む）

【課題】微細ルールならではの制約のもとでも十分にシュリンクの効果が得られるＭＯＳＦＥＴを提供すること。
【解決手段】チャネルが形成される高抵抗半導体領域と、チャネル上に少なくとも位置するゲート絶縁膜およびゲート電極と、高抵抗半導体領域のソース領域側とは反対の側に位置し、かつ高抵抗半導体領域に導通を有するコンタクト領域と、このコンタクト領域のソース領域側とは反対の側の領域に対向し、かつ平面形状としてコンタクト領域の側でｙ方向に凹凸の並びを有しているダミー電極と、ドレイン領域、ソース領域用の第１、第２のコンタクトと、コンタクト領域上に接してかつダミー電極の凹の部分に対応してｙ方向に複数設けられた第３のコンタクトと、ダミー電極上に接してかつ該ダミー電極の凸の部分に対応して複数設けられた第４のコンタクトとを具備する。 （もっと読む）

【課題】 絶縁ゲート型半導体装置及びその製造方法に関し、デバイス特性を劣化させることなく、且つ、既存の製造工程になじみやすい工程によりフェルミレベルピンニングを除去する。
【解決手段】 Ｈｆを構成元素として含む高誘電体膜３と多結晶シリコンまたは金属シリサイドからなるゲート電極５との間に、ゲート電極５のバンドギャップ内にフェルミレベルピンニングを発生させる準位を発生させない程度にゲート電極５との再ネットワークの構造緩和ができるアモルファス構造のＳｉＯ₂ 膜４を介在させる。 （もっと読む）

【課題】寄生ＭＯＳトランジスタの動作を防止し、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置は、半導体層１０の上方に形成されたゲート絶縁層３０、ゲート電極３２と、半導体層１０内に形成されたチャネル領域３１と、半導体層内に形成されたソース領域３４およびドレイン領域３６と、トランジスタ形成領域１１０を囲むガードリング領域９０と、半導体層１０内に、少なくともチャネル領域３１、ソース領域３４、およびドレイン領域３６以外の領域に形成されたオフセット絶縁層３８と、半導体層１０の上方に形成された第１層間絶縁層５０と、第１層間絶縁層の上方で、ガードリング領域９０と電気的に接続された第１シールド層６２と、第２層間絶縁層６０の上方に形成され、ゲート電極３２とも接続可能な第２シールド層７２と、を含む。 （もっと読む）

【課題】 金属材料からなるゲート電極を有するｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタの製造工程を簡略化する。
【解決手段】 ゲート絶縁膜５上に堆積したルテニウム膜をパターニングすることによって、ｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタのそれぞれのゲート電極を同時に形成する。次に、それぞれのゲート電極に酸素を導入することによって、仕事関数が大きいゲート電極６Ａに変換する。その後、ｎチャネル型ＭＩＳトランジスタのゲート電極６Ａを水素アニールで選択的に還元することによって、仕事関数の小さいゲート電極６Ｂに変換する。 （もっと読む）

【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第１主面１２ａを備えた半導体基板１２と、第１主面側に設けられたＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴのゲート電極２６およびゲート電極に電気的に接続された配線を含む第１配線構造体３６と、第１主面および第１主面に電気的に接続された配線を含む第２配線構造体３８と、第１および第２構造体のどちらとも接触し、かつ、第１および第２配線構造体間を接続している、酸化イットリウムからなる非導電性膜１６とを備える （もっと読む）

【課題】 金属ゲート電極層に望まれる特性は、微細加工を施された半導体立体構造体上に段差被覆率良く被覆されていることである。またもう一つの特性は、堆積された電極層の表面が１ナノメートルのスケールで平坦であり、電極層の堆積後に特別な平坦化処理を施すことなく電気的な絶縁を目的とした誘電体層を被服することが可能なことである。また、金属ゲート電極層に望まれる更なる特性の一つは、通常の半導体プロセスと同様のエッチング加工性を有していることである。また、金属ゲート電極層に望まれるもうひとつの特性は、結晶粒界がなく均一であり、不純物拡散が抑制された構造であることである。
【解決手段】 上記特性を満たす最良の金属ゲート電極としてアモルファス構造の金属電極が優れていることを見出し、本発明に至った。 （もっと読む）

本方法は、単一基板上に異なる複数の金属を有するゲート構造体を形成するために説明される。堆積された半導体キャップ（２６）は、ゲート誘電体（２４）の上方に形成され、第２領域（１８）ではなく第１領域（１６）に存在するようパターニングされる。その後、第１金属層（３０）が堆積され、第１領域ではなく第２領域に存在するようパターンニングされる。その後、完全シリサイド化ゲート工程が行われ、第１領域には、完全シリサイド化ゲート構造を生じさせ、第２領域には、前記堆積された第１金属層（３０）の上方に、完全シリサイド化ゲート構造を含むゲート構造を生じさせる。
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