【課題】 セルフヒート効果を低減することができ、基板浮遊効果も解消できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 Ｓｉ基板１上のＳｉ層１０にゲート酸化膜２１を介して形成されたゲート電極２３と、ゲート電極２３を挟んでＳｉ層１０に形成されたソース層２７ａ及びドレイン層２７ｂと、を含んで構成されるＳＤＯＮトランジスタ１００を有し、ソース層２７ａとＳｉ基板１との間及び、ドレイン層２７ｂとＳｉ基板１との間にはそれぞれ空洞部１５が存在し、且つゲート電極２３下のＳｉ層１０とＳｉ基板１との間には空洞部が存在していないことを特徴とするものである。ゲート電極２３下のＳｉ層１０がＳｉ基板１とつながっているので、ＳＯＮトランジスタと比べて、セルフヒート効果を低減することが可能である。また、ボディ電位はＳｉ基板１に固定されるので、基板浮遊効果を解消することができる。 （もっと読む）

【課題】ゲート電極の全領域がシリサイド化されたＭＯＳトランジスタの性能を向上することが可能な技術を提供する。
【解決手段】半導体基板１上にｎＭＯＳトランジスタ５のゲート絶縁膜８及びゲート電極９をこの順で積層して形成する。半導体基板１の上面内にｎＭＯＳトランジスタ５のソース・ドレイン領域６を形成する。ゲート電極９の全領域をシリサイド化した後に、ソース・ドレイン領域６をシリサイド化する。このように、ゲート電極５のシリサイド化の後にソース・ドレイン領域６をシリサイド化することによって、ゲート電極５のシリサイド化での熱処理によって、ソース・ドレイン領域６でシリサイドが凝集することがない。よって、ソース・ドレイン領域６の電気抵抗を低減し、接合リークを低減できる。その結果、ｎＭＯＳトランジスタ５の性能が向上する。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは金属層６４２／多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４１／多結晶シリコン層６３の積層構造を備えている。金属層６４２は金属層６４１よりも薄い。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮはシリサイド層６５で構成される一方、ゲート電極ＧＰは金属層６４／シリサイド層６５の積層構造を備えている。 （もっと読む）

上側の拡張されたドレインＭＯＳドライバ・トランジスタ(Ｔ２)が提供される。このトランジスタ内では、拡張されたドレイン(108、156)が、第２の埋められた層(130)によって第１の埋められた層（120）から分離される。なお、内部又は外部のダイオード(148)が、第１の埋められた層(120)と拡張されたドレイン(108、156)の間にカップルされて、降伏電圧を増大させる。 （もっと読む）

【課題】電界効果トランジスタ型のガスセンサにおいて、あらかじめトランジスタ構造を形成した後、検知対象のガスに対応した感応材料の電極を形成する際に、ゲート絶縁膜を損なうことなく、かつ、閾値ばらつきを抑制する製造方法を供給する。
【解決手段】ゲート絶縁膜を少なくともSiO₂とSRN（Si Rich Nitride）膜との積層構造とする。SRN膜が層間絶縁膜を加工してゲート絶縁膜を露出する場合の加工のストッパ膜となる。ゲート絶縁膜の耐圧はSiO₂で保持する。SRN膜はSi₃N₄膜に比べて低電圧で膜のチャージを除去することができるため、ガスセンサトランジスタの閾値ばらつきを抑制することができる。 （もっと読む）

【課題】トレンチの形成に際して、ファセットを抑制し、且つ、トレンチの上端部をなだらかな形状に形成できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１１の表面にマスク１４を形成する工程と、マスク１４を用いて第１の異方性エッチングを行い、シリコン基板１１の表面にトレンチ１５を形成する工程と、基板温度が１０００℃以上の熱酸化によって、トレンチ１５の表面に第１の内壁酸化膜１６を形成する工程と、第１の内壁酸化膜１６を除去する工程と、マスク１４を用いて第２の異方性エッチングを行い、トレンチ１５の底部及びその近傍を拡張する工程とを有する。 （もっと読む）

【課題】製造プロセスを煩雑にすることなく、閾値が異なるＭＯＳ構造のそれぞれのゲート電極に適した材料を採用して閾値を適切に制御でき、かつゲート電極からチャネル領域への拡散を顕著としない技術を提供する。
【解決手段】ＰＭＯＳトランジスタＱＰはゲート電極ＧＰ及びこれとゲート絶縁膜５を介して対峙するＮ型ウェル３１を、ＮＭＯＳトランジスタＱＮはゲート電極ＧＮ及びこれとゲート絶縁膜５を介して対峙するＰ型ウェル３２を、それぞれ有している。ゲート電極ＧＮは多結晶シリコン層６３で構成される一方、ゲート電極ＧＰは金属層６４／多結晶シリコン層６３の積層構造を備えている。 （もっと読む）

【課題】ゲートパターン形成後に行うライト酸化時に、タングステンシリサイド膜などのシリサイド膜の側面が膨出する現象を防止することができる半導体素子の製造方法を提供すること。
【解決手段】半導体基板２１上にゲート絶縁膜２３を形成するステップと、ゲート絶縁膜２３上にポリシリコン膜２４、シリサイド膜２５及びハードマスク形成用膜の順に積層するステップと、ハードマスク２６を形成するステップと、ハードマスク２６をエッチングバリアとしてシリサイド膜２５をエッチングし、側面にアンダーカット状凹部２５Ａを形成するステップと、ハードマスク２６をエッチングバリアとして、ポリシリコン膜２４をエッチングして、ゲートラインを形成するステップと、ライト酸化により、ポリシリコン膜２４及びシリサイド膜２５の側面を酸化するステップとを含む。 （もっと読む）

【課題】 接合リークを増大させることがなく、低抵抗なコンタクトを半導体基板の全面で安定して形成することができる半導体装置、及びその製造方法を提供する。
【解決手段】 半導体層を有する基板１上に、金属酸化物からなるライナ膜２６と絶縁膜２２からなる層間絶縁膜２０を形成する。次に、絶縁膜２２上に、コンタクトホール２４の形成位置に開口部を有するマスクパターン２３を形成する。そして、マスクパターン２３をエッチングマスクとして絶縁膜２２をエッチング除去し、ライナ膜２６を露出させる。この後、露出したライナ膜２６を真空中でエッチング除去し、半導体基板１を露出させ、当該真空中で連続して、露出した半導体基板１上に導電膜を形成することでコンタクト構造を形成する。 （もっと読む）

【課題】 逆狭チャネル効果やキンク特性を防止でき、ＬＳＩの微細化に対応することができ、しかも、少ない工程で製造できるトランジスタを提供すること。
【解決手段】 素子形成領域１０のシリコン基板１０１上に形成したゲート酸化膜１１２と、このゲート酸化膜１１２に接する素子分離膜１１０との境界において、ゲート電極１１４の厚みＤ’を、ゲート酸化膜１１２上のゲート電極１１４均一な厚みＤよりも大きくする。ゲート酸化膜１１２の表面と、素子分離膜１１０の表面との高低差Ａと、素子分離膜の段部１１０ｂの幅Ｂと、厚みが均一な部分のゲート電極１１４の厚みＤとが、Ｄ＞Ｂ、かつ、Ａ／Ｄ＋（（１−（Ｂ／Ｄ）^２）^０．５＞１の関係を満たす。ゲート電極１１４及びゲート酸化膜１１２を介したイオン注入によって、素子形成領域の端部１１におけるシリコン基板１０１の表面部分に、素子形成領域の電極均一部１２におけるシリコン基板１０１の表面部分よりも高い濃度の不純物を添加する。 （もっと読む）

ナノスケールチャネルデバイスのコンタクトアーキテクチャは、複数の並列半導体本体を有するデバイスのソースまたはドレイン領域に結合されかつその間に延びるコンタクト構造を有する。コンタクト構造は、サブリソグラフィックピッチを有する並列半導体本体と接触することができる。 （もっと読む）

【課題】製造工程の簡素化及び製造コストの低減が図れる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１１からなる活性領域上にゲート絶縁膜１３ａ、１３ｂを介してゲート電極１４ａ、１４ｂを形成する。その後、ゲート電極１４ａ、１４ｂの側面上にサイドウォール１６ａ、１６ｂを形成する。そして、半導体基板１１上の全面に、絶縁膜１７を形成した後、絶縁膜１７にソース・ドレイン形成領域に到達するコンタクトホール１８ａ、１８ｂ、１８ｃを形成する。その後、絶縁膜１７及びサイドウォール１６ａ、１６ｂをマスクにして、Ｎ型不純物のイオン注入を行い、Ｎ型ソース領域１９ａ、１９ｃ及びＮ型ドレイン領域１９ｂを形成する。そして、コンタクトホール１８ａ、１８ｂ、１８ｃ内にコンタクトプラグ２０ａ、２０ｂ、２０ｃを形成する。 （もっと読む）

【課題】半導体基板上の表面に形成された電界効果トランジスタのチャネル形成領域に応力を発生させる膜を備えた半導体装置において、応力を発生させる膜が不連続的に基板表面に形成されると、その部分から膜剥がれが発生する。
【解決手段】ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタが形成された基板表面の領域以外の基板の全表面を、応力を発生させる膜によって連続的に覆う。 （もっと読む）

【課題】トレンチ底部の酸化膜に電界集中が起こり易いという問題およびトレンチ開口部の表面形状が大きく変形するという問題を解消して、耐圧が低下しにくい半導体装置の製造方法を提供すること。
【解決手段】半導体基板の表面に形成した第一窒化膜をマスクとして第一トレンチを形成する工程と、前記第一トレンチの側壁に形成した第二窒化膜と前記第一窒化膜とをマスクとして前記第一トレンチの底部に第二トレンチを形成する工程と、前記第一窒化膜と前記第二窒化膜をマスクとして前記第二トレンチ内面に熱酸化膜を形成する工程と、前記第一窒化膜と第二窒化膜とを除去した後、第一トレンチ側壁にゲート絶縁膜を介してゲート電極を形成する工程とを含む半導体装置の製造方法とする。 （もっと読む）

【課題】薄いニッケル膜を用いてシリコンゲルマニウム層をシリサイド化する場合であっても、シート抵抗の上昇や接合リーク電流の増加を抑制し得る半導体装置の製造方法を提供する。
【解決手段】半導体基板３４上にゲート電極５４ｐを形成する工程と、ゲート電極の両側の半導体基板内にソース／ドレイン拡散層６４ｐを形成する工程と、ソース／ドレイン拡散層にシリコンゲルマニウム層１００ｂを埋め込む工程と、シリコンゲルマニウム層の上部にアモルファス層１０１を形成する工程と、アモルファス層上にニッケル膜６６を形成する工程と、熱処理を行い、ニッケル膜とアモルファス層とを反応させることにより、シリコンゲルマニウム層上にシリサイド膜１０２ｂを形成する工程とを有している。 （もっと読む）

【課題】多重チャンネルを有するＭＯＳ電界効果トランジスタの製造方法を提供する。
【解決手段】半導体基板１０上にエッチング選択性のある第１物質層２０及び半導体層３０を順次に形成し、マスク層を用いたエッチング、埋め込み物質層形成、更に平坦化などにより、少なくとも一対の周囲が露出された半導体層３０ｂを形成する。その後周囲が露出された半導体層３０ｂを取り囲むゲート絶縁層９２ａ及びゲート電極層９０を形成し、ゲート電極層９０をマスクにして第１イオン注入領域９４、絶縁スペーサ９６をマスクにして第２イオン注入領域９８としソースドレイン領域とする。 （もっと読む）

【課題】 製造工程を煩雑にすることなく、簡便に寄生トランジスタの影響を減らすことにより、キンク現象を改善し、オフ電流を低減させることが可能なＭＯＳ型トランジスタの製造方法及びＭＯＳ型トランジスタを実現する。
【解決手段】 ＭＯＳ型トランジスタは、シリコン基板上に素子形成領域と素子形成領域の周辺に素子分離領域と、素子形成領域の上面を帯状に跨いでその両端側に存在する素子分離領域にまで延びるようにして積層されたゲート電極１０と、帯状のゲート電極１０の下側の素子形成領域における帯両側端側にそれぞれ形成されたソース１２およびドレイン１３とを有する。素子形成領域にそれぞれ形成したソース１２およびドレイン１３における、ゲート電極１０に覆われない部分であって、かつ素子分離領域に接する寄生トランジスタ部分が除去されている。 （もっと読む）

【課題】 ゲート絶縁膜として酸化シリコン膜より誘電率の高い高誘電体膜を使用する場合にＭＩＳＦＥＴのしきい値電圧を低下するとともにしきい値電圧の微調整を可能にする技術を提供する。
【解決手段】 図２（ｂ）に示すように、半導体基板上にゲート絶縁膜を介してゲート電極を形成する。ゲート絶縁膜には、酸化シリコン膜より誘電率の高い高誘電体膜が使用され、ゲート電極には、プラチナリッチシリサイド膜が使用される。プラチナリッチシリサイド膜は、プラチナ原子に対するシリコン原子の比が１未満である膜をいう（ＰｔＳｉ_ｘ：ｘ＜１）。このプラチナリッチシリサイド膜からなるゲート電極には、導電型不純物としてホウ素が導入されている。このホウ素は、ゲート絶縁膜とゲート電極との界面に偏析している。 （もっと読む）

【課題】特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。 （もっと読む）