【課題】ゲート引き出し部分のゲート絶縁膜の長期信頼性を確保できる半導体装置を提供すること。
【解決手段】ｐ基板１の表面層にＭＯＳＦＥＴ部を形成する箇所にｎウェル領域２を形成し、ゲート引き出し部分にはｐウェル領域３を形成し、ＭＯＳＦＥＴ部のｎウェル領域２とゲート引き出し部分のｐウェル領域３の表面からｎウェル領域２およびｐウェル領域３を貫通してｐ基板１に達するトレンチ４を形成し、トレンチ４の側壁と底部にゲート酸化膜５を形成し、トレンチ４の側壁にゲート酸化膜５を介してポリシリコンでゲート電極６を形成し、ゲート電極と接続するゲートポリシリコン配線１５を形成し、トレンチ４の底部にｎソース領域を形成し、ｎウェル領域２の表面層にｎドレイン領域７を形成する。ゲート引き出し部分のゲートポリシリコン配線１５下をｐウェル領域３とすることで、ドレイン電極１３に印加される電圧で、ｐウェル領域３に空乏層を広げ、ゲート引き出し部分のゲート酸化膜５に加わる電界強度を抑制し、ゲート絶縁膜の長期信頼性を確保する。 （もっと読む）

【課題】ゲート電極オフ時のドレイン電流を抑えながら、ゲート電極オン時の駆動電流を向上した電界効果トランジスタを提供する。
【解決手段】半導体基体と、この半導体基体上に設けられたゲート絶縁膜と、このゲート絶縁膜を介して当該半導体基体上に設けられたゲート電極と、この半導体基体のゲート電極両側に設けられたソース領域およびドレイン領域を有する電界効果トランジスタにおいて、ソース領域の、チャネル形成領域を挟んでドレイン領域と対面する部分の面積を、ドレイン領域の、チャネル形成領域を挟んでソース領域と対面する部分の面積より小さくする。 （もっと読む）

【課題】ドレイン電流の環境温度依存を低減させる。
【解決手段】半導体装置は、基板１１上に設けられた素子領域１２と、基板１１上で素子領域を囲むように設けられた素子分離領域１７と、素子領域１２に設けられたＭＯＳトランジスタとを具備し、素子領域１２の面積は、ＭＯＳトランジスタに流れる電流の環境温度に対する変動が小さくなるように設定される。 （もっと読む）

【課題】コンタクトやビアを形成する際の、露光時の光量不足による開口不良を抑制する。
【解決手段】コンタクトプラグ１７の断面形状を、長手方向に所定の間隔をおいて配置された複数の第一領域３０２と、隣接する第一領域３０２を連結する、第一領域より幅狭の第二領域３０４とを含む形状とする。第一領域３０２は、それぞれ円弧状の形状（領域の外縁の少なくとも一部が円弧をなす形状）を有する。第二領域３０４と第一領域３０２の長手方向長さ比ｂ／ａ＝（ｄ−ｒ）／ｒを、０．５以下とする。 （もっと読む）

【課題】 従来の半導体装置では、ゲート酸化膜が薄く、ドレイン領域がＤＤＤ構造で形成されている場合、ドレイン領域での電界緩和が図り難いという問題があった。
【解決手段】 本発明の半導体装置では、Ｐ型の拡散層５上面には薄いゲート酸化膜１２が形成されている。ゲート酸化膜１２上面にはゲート電極９が形成されている。Ｐ型の拡散層５には、Ｎ型の拡散層７、８が形成され、Ｎ型の拡散層８はドレイン領域として用いられる。Ｎ型の拡散層８は、少なくともゲート電極９下方で、γ形状に拡散している。この構造により、エピタキシャル層４表面近傍では、Ｎ型の拡散層８の拡散領域は広がり、低濃度領域となる。そして、ゲート電極からの電界、ソース−ドレイン間の電界を緩和することができる。 （もっと読む）

【課題】 高周波パワー電界効果トランジスタのソース−ドレイン間の寄生容量による高周波特性に対する悪影響を低減する。
【解決手段】 ＲＦパワーＭＩＳ・ＦＥＴＱのドレインパッドＤＰとソース電極ＳＥとの間の抵抗をＲ、使用周波数をｆ、上記ＲＦパワーＭＩＳ・ＦＥＴＱのドレイン−ソース間の容量をＣｄｓとすると、Ｒ≧１／（２πｆＣｄｓ）になるように、ＲＦパワーＭＩＳ・ＦＥＴＱのドレイン用の半導体領域３Ｄの直下の半導体層１Ｅ１の抵抗Ｒｓｕｂを設定することにより、ＲＦパワーＭＩＳ・ＦＥＴＱのソース−ドレイン間の容量による高周波特性に対する悪影響を低減することができるので、ＲＦパワーＭＩＳ・ＦＥＴＱを有する半導体装置の高周波特性を向上させることができる。 （もっと読む）

【課題】接合リーク電流を低減することができる半導体装置の製造方法を提供すること。
【解決手段】半導体装置の製造方法は、（Ａ）シリコン基板中に第１導電型のチャネルドープ層を形成する工程と、（Ｂ）そのチャネルドープ層中の領域であって、ＭＯＳトランジスタのソース・ドレインが形成される領域内に、シリコンを注入する工程と、（Ｃ）上記（Ｂ）工程の後に、熱処理を行う工程と、（Ｄ）上記（Ｃ）工程の後に、シリコン基板中にソース・ドレインを形成する工程とを備える。 （もっと読む）

【課題】 自己整合的に形成されるコンタクトとゲート電極の間の耐圧を向上させる。
【解決手段】 シリコン基板１の上で少なくとも制御用ゲート（ポリシリコン８ａ）を含むゲート構造Ａ、金属電極９ａ、ハードマスク１０ａを積層した積層パターンＢの側面に窪み１１ａを形成して、これを埋め込むように積層パターンＢの側面にサイドウォール１３を形成した構造とする。これにより窪み１１ａがない場合と比較して、コンタクト１９と金属電極９ａの間隔が大きくなるため、コンタクト１９とゲート構造Ａの間の耐圧を向上させることができる。 （もっと読む）

【課題】 従来の半導体装置では、Ｎチャネル型ＭＯＳトランジスタのドレイン構造により、ＯＮ抵抗値と増大するという問題があった。
【解決手段】 本発明の半導体装置では、Ｐ型の基板１上にＮ型のエピタキシャル層２が堆積されている。エピタキシャル層２には、バックゲート領域として用いられるＰ型の拡散層５が形成されている。ドレイン領域として用いられるＮ型の拡散層８が、Ｐ型の拡散層５の周囲を囲むように形成されている。そして、Ｐ型の拡散層５とＮ型の拡散層８とが、その一部の領域を重畳させている。この構造により、ドレイン−ソース間の離間距離を短縮させ、ＯＮ抵抗値を低減できる。また、ドレイン領域に濃度勾配を形成できるので、素子形成領域を縮小しつつ、耐圧特性を維持することができる。 （もっと読む）

【課題】 応力印加により動作速度を向上させるｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される圧縮応力を、簡単な構成によりさらに増大させる。
【解決手段】 ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域にリセスを形成し、これを低温で堆積した金属膜あるいは金属化合物膜よりなる圧縮応力源により充填する。 （もっと読む）

【課題】 ゲート電極にオーバーラップした低濃度拡散層からなる電界緩和層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供すること。
【解決手段】 ゲート電極１０６は、チャネル領域上に延在する面状部分１０６−４を含む第１領域と、ストライプ形状部分１０６−１、１０６−２、１０６−３からなるスリット群１０７を含む第２領域とを有する。ゲート電極１０６を不純物イオンの注入マスクとして、半導体基板１中に、スリット群１０７に対応して自己整合する複数の不純物注入領域を形成する。熱拡散処理で一体化した不純物拡散領域１０９を形成する。ここで、電界緩和領域は、一体化した不純物拡散領域１０９に含まれ、且つ、ゲート電極１０６の第２領域の下方に延在する。この電界緩和領域は、スリット 群１０７を構成するスリットの数を調整することで、ゲート電極１０６と、界緩和領域とのオーバーラップ寸法Ｌｄを調整する。 （もっと読む）

【課題】 活性領域とタングステンプラグとの接触面積の低下を防止する。
【解決手段】 シリコン基板１にＳＴＩ２を形成し、活性領域３を区画形成する。ゲート電極４ａを形成した後に、活性領域３のコンタクトホール５を形成する領域の表面を上に凸の滑らかな表面となるようにＲＩＥ加工する。層間絶縁膜１０にコンタクトホール５を形成する際に、パターンずれが発生してもコンタクトプラグ１３との接触面積の低下を防止できる。設計ルールの縮小化に伴う不具合を回避することができる。 （もっと読む）

【課題】 近年の、半導体素子の微細化に伴い、ＮＢＴＩ寿命が劣化することを防止することを目的とする。
【解決手段】 少なくともライナー膜または第２の側壁絶縁膜として、Ｓｉ−Ｈ結合が１×１０²¹ｃｍ^-3以下のシリコン窒化膜を用いることでｐ型ＭＯＳＦＥＴのＮＢＴＩ寿命を１×１０⁹秒に改善でき、半導体集積回路装置の寿命を確保できる。 （もっと読む）

【課題】微細化されたＭＯＳトランジスタのソース、ドレインの抵抗値を正確に抽出して、より精度の高い入出力特性などを有するライブラリデータを生成することができるセルのライブラリデータ生成方法を提供する。
【解決手段】ソース、ドレイン領域の面積が第１の面積領域ではソース、ドレイン抵抗を面積Ｓに依存する抵抗値とし、面積が第１の面積領域よりも広い第２の面積領域では前記ソース、ドレイン抵抗を面積Ｓに依存しない固定抵抗値Ｒ０とする抵抗計算式によりまたは抵抗抽出参照ファイルを参照して、ＭＯＳトランジスタのソース、ドレイン抵抗を、当該ソース、ドレイン領域の面積に応じて抽出する抵抗抽出工程と、抵抗抽出工程で抽出されたソース抵抗、ドレイン抵抗を含むＭＯＳトランジスタモデル及びその接続情報を有するネットリストと、入力信号とから前記セルの入出力特性を生成するシミュレーション工程とを有する。 （もっと読む）

【課題】ドレイン電極とソース電極との間隔、ドレイン電極幅およびソース電極幅をそれぞれ狭めることなく、デバイスピッチを縮小できるトレンチ横型パワーＭＯＳＦＥＴなどの横型半導体装置を提供する。
【解決手段】ストライプ状のトレンチ３と非トレンチ４を平行に形成し、ストライプ状のドレイン電極１７とソース電極１８を平行に形成し、トレンチ３の長手方向とドレイン電極の長手方向をほぼ直交させることで、ドレイン電極とソース電極との間隔Ｔ、ドレイン電極幅Ｐおよびソース電極幅Ｑをそれぞれ狭めることなく、デバイスピッチＷ０を縮小することができる。 （もっと読む）

トランジスタと抵抗等複数種類の半導体素子を簡略化した工程で作成する。 半導体装置の製造方法は、半導体基板にアスペクト比１以上の素子分離領域を形成し、ゲート絶縁膜を形成し、シリコン層を堆積し、パターニングしてゲート電極と抵抗素子を形成し、ゲート電極の側壁サイドウォールを形成し、第１の活性領域に高濃度の燐を、第２の活性領域及び抵抗素子に高濃度のｐ型不純物を、イオン注入し、５００℃以下の温度でサリサイドブロック層を形成し、サリサイドブロック層を覆うように金属層を堆積し、選択的に金属シリサイド層を形成する。厚いゲート絶縁膜と著しく薄いゲート絶縁膜を形成し、サイドウォール形成前、厚いゲート絶縁膜は貫通しない第１導電型のイオン注入と、厚いゲート絶縁膜も貫通する逆導電型の斜めイオン注入を行う。
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【課題】隣接した各トランジスタ間のしきい電圧の均一性を低下せずに、ずれ問題やマスクパターンの限定時の困難さを改善できるリセスチャネル及び非対称接合構造を有する半導体素子の製造方法を提供する。
【解決手段】ソース領域、ドレイン領域およびそれらの間のチャネル領域を有する半導体基板３０のドレイン領域と、前記チャネル領域の前記ドレイン領域に隣接する領域にしきい電圧調節のためのイオン注入を行って不純物領域４０を形成する段階と；前記半導体基板３０のチャネル領域を所定深さにエッチングしてリセスチャネル用トレンチを形成する段階と；前記リセスチャネル用トレンチが形成された半導体基板３０にゲートスタック８５を形成する段階と；前記ゲートスタック８５が形成された半導体基板３０にイオン注入工程を行ってソース領域及びドレイン領域を形成する段階と；を含んでリセスチャネル及び非対称接合構造を有する半導体素子を製造する。 （もっと読む）

本発明は、高誘電体材料からなるゲート絶縁膜を有する半導体装置の製造において、前記ゲート絶縁膜のエッチングの制御性を良好とすることを目的とする。 そのため、本発明ではＳｉ基板上に素子が形成されてなる半導体装置の製造方法であって、前記Ｓｉ基板上にＺｒまたはＨｆの酸化物を含む絶縁膜を形成する第１の工程と、前記絶縁膜上にゲート電極膜を形成する第２の工程と、前記ゲート電極膜をエッチングする第３の工程とを有し、前記第３の工程の後にハロゲンを含む処理ガス雰囲気中で前記絶縁膜を加熱処理する第４の工程と、前記加熱処理された前記絶縁膜を除去する第５の工程を有することを特徴とする半導体装置の製造方法を用いた。
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【課題】 ゲート電極の端部近傍領域に自己整合的にオーバーラップし、電界緩和層として働く、低濃度拡散層を有する高耐圧ＭＯＳトランジスタ及びその製造方法を提供することを目的とする。
【解決手段】 電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３と、ゲート電極１１１とは、共に、第１の絶縁膜パターン１０２を共通のマスクとして自己整合的に形成される。電界緩和層として働く第１及び第２の低濃度拡散層１０４−２、１０４−３の幅は、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ３にそれぞれ相当すると共に、ゲートオーバーラップ量に相当する。よって、第１の絶縁膜パターンのスペースの幅Ｌ１、Ｌ２で画定されたゲートオーバーラップ量を有する電界緩和層を、ゲート電極１１１に自己整合的に形成する。 （もっと読む）

【課題】 応力印加により動作速度を向上させたｐチャネルＭＯＳトランジスタにおいて、動作速度を、費用を増大させずにさらに向上させる。
【解決手段】 シリコン基板上に、チャネル領域に対応して、ゲート絶縁膜を介して形成され、両側壁面上にそれぞれの側壁絶縁膜を担持するゲート電極と、前記基板中、前記側壁絶縁膜の外側に形成された、ｐ型のソースおよびドレイン領域とよりなるｐチャネルＭＯＳトランジスタにおいて、前記ソースおよびドレイン領域の各々を、ｐ型の多結晶領域を内包するように形成し、前記多結晶領域に、圧縮応力を蓄積させる。 （もっと読む）