【課題】特性バラツキを改善でき、電流駆動能力を向上できる微細化に適した半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板と、前記半導体基板から突き出し、前記半導体基板上の幅が前記半導体基板中の幅よりも狭い素子分離と、前記素子分離に挟まれた半導体基板部分上に形成された半導体層と、前記半導体層に形成されたＭＯＳＦＥＴとを具備する。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、ｐチャネル領域５ａを挟むように所定の間隔を隔てて形成された一対のｎ型のソース／ドレイン領域６ａと、ｐチャネル領域５ａ上にゲート絶縁膜７ａを介して形成され、ポリシリコン層１０ａと、ポリシリコン層１０ａとゲート絶縁膜７ａとの界面近傍に形成された金属含有層９ａとを含むゲート電極８ａと、ｎチャネル領域５ｂを挟むように所定の間隔を隔てて形成された一対のｐ型のソース／ドレイン領域６ｂと、ｎチャネル領域５ｂ上にゲート絶縁膜７ｂを介して形成され、ポリシリコン層１０ｂと、ポリシリコン層１０ｂとゲート絶縁膜７ｂとの界面近傍に形成された金属含有層９ｂとを含むゲート電極８ｂとを備えている。また、金属含有層９ａおよび９ｂは、ＰｔおよびＴａＮを含む。 （もっと読む）

【課題】ゲート電極とソース・ドレイン拡散層との間でのショートが防止されたフルシリサイドゲートを有する半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板の表層にチャネル領域を規定するように所定の間隔で形成された一対のソース・ドレイン拡散層と、前記一対のソース・ドレイン拡散層の表層にそれぞれ形成されたシリサイド層と、前記半導体基板上における、前記一対のソース・ドレイン拡散層に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上において前記ゲート絶縁膜に接するように形成され、ポリシリコンがシリサイド化されてなるゲート電極と、前記ゲート絶縁膜および前記ゲート電極の側面に設けられ、前記ゲート電極の上面よりも上方に突出して形成された絶縁側壁と、を備える。 （もっと読む）

【課題】 成膜後に膜中の物質が半導体装置内に拡散し、半導体装置の特性に悪影響を与えることを防止し、信頼性の高い半導体装置及びその製造方法を提供することにある。
【解決手段】 ＣＭＯＳ型素子１２を含む半導体基板１０と、半導体基板１０の上に形成された層間絶縁層２６と、層間絶縁層２６の一部を貫通して形成された複数のコンタクトプラグ３４と、を有し、層間絶縁層２６は、水素バリア層３０を含み、水素バリア層３０は、コンタクトプラグ３４に接触しないように、層間絶縁層２６の中間層に形成してなる。 （もっと読む）

【課題】ゲート電極の空乏化を抑制しながら、電子移動度の劣化を低減することが可能な半導体装置を提供する。
【解決手段】この半導体装置では、ｎチャネルＭＯＳトランジスタ５０ａのゲート電極８ａは、ゲート絶縁膜７ａを部分的に覆うようにドット状に形成された金属含有層９ａと、金属含有層９ａ上に形成され、ゲート絶縁膜７ａの金属含有層９ａにより覆われていない部分に接触する下部ポリシリコン層１０ａとを含み、ｐチャネルＭＯＳトランジスタ５０ｂのゲート電極８ｂは、ゲート絶縁膜２７ａを部分的に覆うように形成された金属含有層２９ａと、金属含有層２９ａ上に形成され、ゲート絶縁膜２７ａの金属含有層２９ａにより覆われていない部分に接触する下部ポリシリコン層３０ａとを含み、ゲート電極８ａおよびゲート電極８ｂは、互いに異なる金属（ＨｆおよびＰｔ）を含む。 （もっと読む）

【課題】ゲート長が１００ｎｍ以下であってもオフリーク電流を十分に抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】Ｎ型ウェル並びにゲート絶縁膜３２及びゲート電極３３が形成された半導体基板３１に対し、リンをイオン注入することにより、半導体基板３１の表面にＮ型ポケット層３４を形成する。ゲート電極３３の長さ（ゲート長）は、１００ｎｍ以下である。イオン注入は、４方向からの斜めイオン注入により行う。また、例えば、注入エネルギを１５乃至３０ｋｅＶとし、ドーズ量を１方向当たり３×１０¹²乃至１．５×１０¹³ｃｍ^-2とする。この方法によれば、Ｎ型ポケット層３４の形成にあたり、リンのイオン注入を行っているので、ゲート長を１００ｎｍ以下と短くしても、チャネル近傍に強い電界が発生することを抑制することができる。このため、ＢＤ間リーク電流を抑制して、オフリーク電流を低減することが可能である。 （もっと読む）

【課題】 ポリサイド形成工程を経たパターン上に設けられる導電性プラグの接続部の高抵抗化を防止する半導体装置の製造方法を提供する。
【解決手段】 シリサイド層１７を有するポリサイドパターン１８を形成すると共に、ソース／ドレイン拡散層１５の上部をシリサイド層１７とする素子の接続領域（１５）を形成する。層間の絶縁膜２０を貫通しポリサイドパターン１８及び接続領域に到達するホール２１を形成する。ホール２１内にバリア膜２２を形成し、ホール２１内を埋め込む金属部材２３を形成する。金属部材２３をホール２１内に埋め込んだ状態にしてから、バリア膜２２の関係するシリサイド化及び接続領域（ソース／ドレイン拡散層１５）の活性化のための熱処理を加える。 （もっと読む）

【課題】 ゲート電極とソース／ドレイン領域との間の耐圧不良がなく特性の良好なトレンチゲート型トランジスタを有する半導体装置を提供する。
【解決手段】 まず選択的エピタキシャル成長により、低濃度Ｎ型拡散層１１０が形成されている領域上に、サイドウォール絶縁膜１１０ａに隣接したシリコンエピタキシャル層１１２を形成する。次いで、熱酸化によりシリコンエピタキシャル層１１２の表面に薄いシリコン酸化膜１１２ａを形成した後、このシリコン酸化膜１１２ａを介してシリコンエピタキシャル層１１２中にリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２全体を低濃度Ｎ型拡散層１１４とした後、さらにリン（Ｐ）又はヒ素（Ａｓ）をイオン注入することにより、シリコンエピタキシャル層１１２の上層にセルトランジスタのソース／ドレイン領域となる高濃度Ｎ型拡散層１１３を形成する。 （もっと読む）

【課題】 半導体装置に熱処理を施したとしてもコンタクトプラグの周囲に形成された窒化膜に生じる熱変形を抑え、半導体装置の電気的特性を維持することができる半導体装置の製造方法を提供する。
【解決手段】 工程１４では、シリコン基板１２上の層間絶縁膜１４にコンタクトホール１５ａを形成する。工程１５では、シリコン基板１２におけるコンタクトホール１５ａの下側に不純物３１を導入する。工程１６では、導入した不純物３１を、例えば、８００℃の温度の熱処理によって拡散してドレイン電極２３の領域を広げる。工程１７及び１８では、コンタクトホール１５ａの内面にチタン膜２８及び窒化チタン膜２９を形成する。工程１９では、半導体装置１１に、例えば、５２０℃の温度の熱処理を施して、シリコン基板１２におけるバリアメタル２６とシリコン基板１２との間にシリサイド膜１６を形成する。 （もっと読む）

【課題】高速動作を実現する半導体装置及びその製造方法を提供することである。
【解決手段】上記の課題を解決した半導体装置は、半導体基板の第１の導電型領域上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第１の側壁と、前記第１の側壁の側面に形成された第２の側壁と、前記第２の側壁の下方に形成され、第２の導電型の第１の不純物層を含み、ゲルマニウムを含む半導体層と、前記第２の側壁の外側の領域に形成され、前記第１の不純物層より多量の第２の導電型不純物を含む第２の不純物層と、前記第２の不純物層上に形成されたシリサイド層とを具備する。 （もっと読む）

【課題】高電圧半導体装置及びその製造方法が開示される。
【解決手段】高電圧半導体装置及びその製造方法において、第１深さを有する複数のドリフト領域は、半導体基板に第１不純物をドーピングして、それぞれ互いに離隔してチャンネル領域を限定するように形成される。第１深さに対して浅い第２深さを有するソース／ドレイン領域は、ドリフト領域に第２不純物をドーピングして形成される。第１深さに対して浅い第３深さを有する不純物蓄積領域は、ソース／ドレイン領域と隣接するドリフト領域に第３不純物をドーピングして形成される。ソース／ドレイン領域を部分的に露出させるゲート絶縁膜パターン及びチャンネル領域のゲート絶縁膜パターン上にゲート導電膜パターンが形成される。ゲート絶縁膜パターン及びゲート導電膜パターン上に急激に電流が増加することを顕著に減少させるバッファ膜が形成される。 （もっと読む）

パワーＭＯＳＦＥＴのゲート電極（７）とｎ^＋型ドレイン領域（１５）との間に介在するオフセットドレイン領域を二重オフセット構造とし、ゲート電極（７）に最も近いｎ⁻型オフセットドレイン領域（９）の不純物濃度を相対的に低く、ゲート電極（７）から離間したｎ型オフセットドレイン領域（１３）の不純物濃度を相対的に高くする。これにより、従来は互いにトレードオフの関係にあったオン抵抗（Ｒｏｎ）と帰還容量（Ｃｇｄ）を共に小さくすることができるので、増幅素子をシリコンパワーＭＯＳＦＥＴで構成したＲＦパワーモジュールの小型化と電力付加効率の向上を図ることができる。
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【課題】 タンタルを含む材料と、窒化珪素とのエッチング選択比を容易に制御可能としたエッチング方法及びこれを用いた電子デバイスの製造方法を提供する。
【解決手段】 タンタルを含む材料からなる第１の部分と、窒化珪素からなる第２の部分と、を有する被処理体をエッチングするエッチング方法であって、エッチングガスに窒素を添加した第１の混合ガスを用いて前記第２の部分をドライエッチングすることを特徴とするエッチング方法を提供する。 （もっと読む）

【課題】 ＬＯＣＯＳオフセット構造を採らなくても、トランジスタの耐圧が高い半導体装置の提供を提供する。
【解決手段】 ＭＯＳトランジスタ１００のゲート電極１１とドレインプラグ１７との間のシリコン基板１上に、絶縁膜７を介して電界集中緩和用のスポットプラグ１９が設けられており、このスポットプラグ１９は、ゲート電極２１の上方まで延ばされたソース電極２１に接続している。このような構成であれば、ゲート電極１１下とドレイン領域５との境界部分は、スポットプラグの影響を受けて電界集中が緩和され、その勾配が緩やかになる。 （もっと読む）

【課題】バルク半導体を用いて簡単な構造で微細化と高性能化を可能としたトランジスタを持つＮＡＮＤゲート回路及びダイナミック回路を提供する。
【解決手段】ソース及びドレイン拡散層は、低抵抗領域とこれより低不純物濃度で浅い拡張領域とから構成される。ソース及びドレイン拡散層の間のチャネル領域には、第１導電型の第１の不純物ドープ層と、この第１の不純物ドープ層の下に形成された第２導電型の第２の不純物ドープ層と、この第２の不純物ドープ層の下に形成された第１導電型の第３の不純物ドープ層とが形成され、第１の不純物ドープ層は、その接合深さがソース及びドレイン拡散層の拡張領域のそれと同じかより浅く設定され、第２の不純物ドープ層は、第１及び第３の不純物ドープ層との間に生じるビルトインポテンシャルにより完全空乏化するように不純物濃度と厚さが設定される。 （もっと読む）

【課題】コンタクト物質で低温熱工程によりエピタキシャルシリコンを形成しながらも、エピタキシャルシリコンの有する高い自らの比抵抗値によるコンタクト抵抗の増加を防止できるエピタキシャルシリコンをコンタクトとする半導体素子及びその製造方法を提供する。
【解決手段】固相エピタキシー工程を用いたエピタキシャル層と、前記エピタキシャル層上の第１金属層と、前記第１金属層上の窒化物系バリヤメタルと、前記バリヤメタル上の第２金属層と、前記エピタキシャル層と第１金属層との間に形成された金属シリサイドとを含む。 （もっと読む）

【課題】 ドレイン電極から「ゲート電極下とドレイン領域との境界部分」への電界を多少でも抑えて、更なる高耐圧化を可能とした半導体装置を提供する。
【解決手段】 ＬＯＣＯＳオフセット構造のＭＯＳトランジスタ１００をシリコン基板１に有する半導体装置であって、ソース電極２１はゲート電極１１の上方まで延ばされ、かつ第２ドレインプラグ３３のうちの少なくともゲート電極１１側を包囲するように形成されている。このような構成であれば、第２ドレインプラグ３３のソース電極２１によって包囲された部分の電界はソース電位に引き付けられ、包囲された部分から「ゲート電極１１下とドレイン領域５との境界部分」への電界がある程度抑えられる。 （もっと読む）

【課題】 従来の半導体装置では、高電位が印加された配線層が分離領域上面を交差する領域では、その分離領域で耐圧劣化するという問題があった。
【解決手段】 本発明の半導体装置では、基板２上にエピタキシャル層３が堆積し、分離領域４で区画された領域にＬＤＭＯＳＦＥＴ１が形成されている。ドレイン電極１６と接続する配線層１８が分離領域４上面を交差する領域では、配線層１８の下方に接地電位の導電プレート２４とフローティング状態の導電プレート２５とが形成されている。この構造により、配線層１８下方では、分離領域４近傍での電界が緩和され、ＬＤＭＯＳＦＥＴ１の耐圧特性が向上する。 （もっと読む）

【課題】本発明は、ゲート絶縁膜に高誘電体膜を用いてなるＭＩＳＦＥＴにおいて、寄生抵抗の増大を抑制しつつ、駆動電流を高くできるようにする。
【解決手段】たとえば、半導体基板１１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１７が設けられている。ゲート絶縁膜１５は、比誘電率ｋｇが「６」であるＳｉＯＮ膜を用いて形成されている。ゲート電極１７の各側面には、第１の側壁絶縁膜２１ａと第２の側壁絶縁膜２１ｂとからなるゲート側壁膜２１が形成されている。ゲート電極１７に隣接する第１の側壁絶縁膜２１ａは、比誘電率ｋｓが「７．８」であるＳｉＮ膜を用いて形成されている。また、第１の側壁絶縁膜２１ａは、ゲート／ソース端での寄生抵抗の低減が可能な、３．５〜８．５ｎｍの側壁長Ｌｓを有して形成されている。 （もっと読む）

【課題】消費電力を低減することのできる半導体装置およびその製造方法を提供する。
【解決手段】ＭＩＳＦＥＴ１０は、不純物濃度Ｃのチャネル領域２０を有するｐ型の基板１と、チャネル領域２０上に形成された、ＳｉＯ₂よりなる絶縁膜１１と、絶縁膜１１上に形成されたＨｆＳｉＯＮよりなる絶縁膜１２とを備えている。不純物濃度Ｃのチャネル領域を有し、基板１と同一の材質よりなる基板と、チャネル領域上に形成されたＳｉＯＮのみよりなる絶縁膜とを備える別のＭＩＳＦＥＴを想定し、チャネル領域における電子の移動度の最大値よりもチャネル領域２０における電子の移動度の最大値が高くなるように、チャネル領域２０の不純物濃度Ｃが設定されている。 （もっと読む）