【課題】 絶縁膜層に空隙を設けずにトランジスタ間あるいは配線間の分離のための絶縁膜層の低誘電率化を行う。
【解決手段】 ゲート絶縁膜（シリコン酸化膜）５以外の素子分離領域４、層間絶縁膜１０及び保護絶縁膜８、９の少なくとも一部をフッ化炭素(CFx、0.3<ｘ<0.6)又は炭化水素(CHy、0.8<y<1.2)で形成する。 （もっと読む）

【課題】 ゲート電極中への砒素のイオン注入を抑制することができる半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体基板上の素子形成領域にゲート絶縁膜を介して形成された砒素を含むシリコン膜５とＮｉシリサイド層１１の積層構造からなるゲート電極５と、ゲート電極５の側面に形成された絶縁膜６、７からなるサイドウォール８と、ゲート電極５の両側の素子形成領域に形成された砒素を含むソース及びドレイン層９、１０と、ソース及びドレイン層９、１０上に形成されたＮｉシリサイド層１１′とを備えている。また、ゲート電極５内に含まれる砒素のピーク濃度が、ソース及びドレイン層９、１０に含まれる砒素のピーク濃度の１０分の１以下であることを特徴としている。 （もっと読む）

【課題】 ＳＡＬＩＣＩＤＥ技術を容易に適用することが可能な半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板１１に形成された一対の拡散層２１と、一対の拡散層２１に挟まれた領域上に形成されたゲート電極２３と、ゲート電極２３の側面に形成された一層以上の絶縁膜２５と、絶縁膜３５を挟んでゲート電極２３側面に形成されたサイドウォール２６と、拡散層２１の上部であって絶縁膜２５下およびサイドウォール２６下を含まない領域に形成された高濃度拡散層２４とより構成された高耐圧ＭＯＳＦＥＴ２０を有する。絶縁膜２５は例えば窒化シリコンで形成される。サイドウォール２６は例えば酸化シリコンで形成される。 （もっと読む）

【課題】シリコンウエハにおいて金属汚染に強いエピタキシャルシリコンウエハの製造方法を得ること。
【解決手段】シリコンウエハ上にシリコンのエピタキシャル層を成長させるエピタキシャル層成長工程と、シリコンウエハに対して６００〜９００℃で１時間以上の熱処理を行う低温熱処理工程と、シリコンウエハに対して１０００〜１０５０℃で１〜１２時間の熱処理を行う高温熱処理工程と、を含み、低温熱処理工程と高温熱処理工程のうち少なくとも一方の熱処理の一部を酸化雰囲気下で行う。 （もっと読む）

【課題】ゲート長の短縮に対応して最適な接合深さのエクステンション部を形成できなくなってきている。
【解決手段】ゲートスタック７と側壁絶縁膜９からなる所定の幅のスペーサをマスクとする不純物のイオン注入と活性化アニールにより、２つのソース・ドレイン領域１０をＰウェル３に形成する。側壁絶縁膜９を除去し、これより薄い隔壁絶縁膜１１を形成することによって、このスペーサの幅方向両側を後退させる。これによりスペーサのエッジと２つのソース・ドレイン領域１０のエッジとを幅方向両側で離す。この状態で、後退したスペーサの幅方向両側に露出し２つのソース・ドレイン領域１０を含むウェル領域に選択的なエピタキシャル成長により半導体材料を成長させ、後退したスペーサにより分離する２つのエクステンション部１２を形成する。この製法においては、イオン注入の活性化アニールによりエクステンション部１２内の不純物がＰウェル３内に熱拡散しない。
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本発明のＭＩＳＦＥＴからなる半導体装置は、表面に外周が閉じた開口を有する凹部（１０１）が形成された半導体層（３）と、少なくとも凹部（３）の内面を覆うように形成されたゲート絶縁膜（１３）と、凹部（１０１）の内面との間にゲート絶縁膜（１３）が介在するようにして凹部（１０１）を埋めるゲート電極（１４）と、平面視においてゲート電極（１４）の両側に位置しかつ半導体層（３）の表面から所定の深さに渡るように形成された一対のソース・ドレイン（１０２）とを備えている。
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【課題】ＤＲＡＭなどの半導体素子のリセスゲート構造においてゲートとソース／ドレーン領域との間のオーバーラップによる非正常的な漏洩電流を減らすことができる非対称リセスされたゲートを有するＭＯＳＦＥＴ及びその製造方法を提供する。
【解決手段】リセスされたゲートを有するＭＯＳＦＥＴは、半導体基板の所定深さに形成されたリセス領域と、前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成され、前記ソース／ドレーン領域の中でいずれかの領域に対応するリセス領域とミスアラインされてリセスされたゲート電極と、前記リセスされたゲート電極の側面に形成されたスペーサーと、前記スペーサーにより露出した前記半導体基板内にドーパント注入されたソース／ドレーン領域とを含む。 （もっと読む）

不純物のゲート絶縁膜突き抜けを抑制できると共にソース／ドレイン領域の容量増大、リーク電流増大を抑制できる半導体装置の製造方法を提供する。 半導体装置の製造方法は、ｎ型ウェル内にｎ型閾値調整領域を有する半導体基板上にゲート絶縁膜を介して、ゲート電極を形成し、低い加速エネルギで、ｐ型不純物をイオン注入してゲート電極両側の半導体基板内にエクステンション領域を形成し、ゲート電極の側壁上に、サイドウォールスペーサを形成し、ゲート電極内で実質的異常テーリングを生じない低いドーズ量、比較的高い加速エネルギで、ｐ型不純物をイオン注入して閾値調整領域より深いｐ型ソース／ドレイン領域を形成し、半導体基板に原子をイオン注入し、ゲート電極とソース・ドレイン領域の上層をアモルファス化し、高ドーズ量で、ｐ型不純物をイオン注入し、ソース／ドレイン領域内に高濃度領域を形成し、イオン注入した不純物を活性化する。
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【課題】高いドレイン耐圧を確保しながら、ＭＯＳパワートランジスタのオン抵抗を低減できる半導体装置の構造およびその製造方法を提供する。
【解決手段】ｐ型半導体基板１中に、ｎ型の延長ドレイン領域２を形成する。延長ドレイン領域２には、第１の埋め込み層４ａ及び第２の埋め込み層４ｂを形成する。第１の埋め込み層４ａは、延長ドレイン領域２の半導体基板１表面から一定の深さ位置に、それぞれ離反した状態で形成したｐ型不純物領域の群である。また、第２の埋め込み層４ｂは、さらに深い一定の位置にあり、かつその上部には第１の埋め込み層４ａが存在しないように、それぞれ離反した状態で形成したｐ型不純物領域の群である。すなわち、第１および第２の埋め込み層４ａ、４ｂを形成する個々のｐ型不純物領域は、その全方位に対して延長ドレイン領域２を形成するｎ型不純物により囲まれた状態にある。 （もっと読む）

【課題】０.１５μｍ世代以下のＭＩＳＦＥＴの高速動作を実現することのできる技術を提供する。
【解決手段】ゲート電極１０ｎおよびサイドウォールスペーサ１５をマスクとして、基板１の法線方向からｎ型不純物をイオン注入し、ソース、ドレイン拡散領域１１ｂを形成した後、基板１の法線方向に対して所定の角度を有する斜め打ち込みでｎ型不純物をイオン注入し、基板１の表面から深さ２０〜４０ｎｍ程度の位置にソース、ドレイン拡張領域１１ａよりも相対的に不純物濃度の高いｎ型半導体領域１６を形成する。 （もっと読む）

【課題】 エッジラフネスを解消してパターンを形成する。
【解決手段】 基板上に、被加工膜を形成形成し、第１マスクの材料膜である第１材料膜を形成する。そして、第１材料膜をエッチングして、第１マスクを形成する。更に、第１マスク表面を含む基板全面に、第２マスクの材料膜である第２材料膜を形成した後、第１マスクの側面に第２材料膜を残すようにして、第２材料膜をエッチングして、第２マスクを形成する。その後、第１マスク及び第２マスクをマスクとして、被加工膜をエッチングしてパターンを形成する。 （もっと読む）

【課題】微細化の進行と共に減少するドレイン（またはソース）領域の抵抗を所定抵抗値以上に維持することができる半導体装置を提供する。
【解決手段】半導体基板１１上には、ｎ+型半導体領域１３Ａ、１４Ａ、１４Ｃが形成されている。ｎ+型半導体領域１４Ａは、ｎ+型半導体領域１３Ａと離隔して形成され、ｎ+型半導体領域１４Ｃはｎ+型半導体領域１４Ａと離隔して形成されている。ｎ+型半導体領域１４Ａとｎ+型半導体領域１４Ｃとの間の半導体基板１１には、ｎ+型半導体領域より電気抵抗が高いｎ-型半導体領域１４Ｂが形成されている。さらに、ゲート絶縁膜１５、ゲート電極１６が形成され、ｎ+型半導体領域１３Ａの表面、ｎ+型半導体領域１４Ａの表面、ｎ+型半導体領域１４Ｃの表面、及びゲート電極１６上には、シリサイド層１７が形成されている。ｎ-型半導体領域１４Ｂのチャネル幅方向の長さは、チャネル幅よりも短く形成されている。 （もっと読む）

【課題】ゲートリセス構造及びその形成方法において、ジャンクションの厚さを素子分離膜の厚さよりも十分に小さく形成することによって素子分離膜に近接するジャンクションが相互に短絡しないようにし、素子の信頼性を向上させることである。
【解決手段】ゲートリセス構造は、活性領域と素子分離領域とに区画されているシリコン基板１００と、基板１００上に形成されている複数のゲート３００と、ゲート３００側壁に形成されているゲートスペーサー１６０と、ゲート３００両側の基板１００内に形成されており、非対称的な構造を有するジャンクション１８０と、を含み、ゲートリセスが、前記基板１００の活性領域に形成され、下部面、上部面及び垂直面からなる階段型プロファイルを有するものの、該下部面は、活性領域にのみ位置し、素子分離領域には位置しないことを特徴とする。 （もっと読む）

【課題】微細化されたゲート電極をＣｏ膜を用いてシリサイド化する場合であっても、ゲート電極の抵抗のばらつきを抑制しうる半導体装置及びその製造方法を提供する。
【解決手段】ゲート長Ｌ_ｇが５０ｎｍ以下のゲート電極３０上に、Ｃｏ膜７２を形成する工程と、熱処理を行うことにより、Ｃｏ膜７２とゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ膜７６ａを形成する第１の熱処理工程と、Ｃｏ膜７２のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、ＣｏＳｉ膜７６ａとゲート電極３０とを反応させ、ゲート電極３０の上部にＣｏＳｉ_２膜４２ａを形成する第２の熱処理工程とを有し、第１の熱処理工程では、ＣｏＳｉ膜７６ａの幅ｗに対するＣｏＳｉ膜７６ａの高さｈの比ｈ／ｗが０．７以下となるように、ＣｏＳｉ膜７６ａを形成する。 （もっと読む）

改善された水平拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）構造は、ゲート構造上に窒化物キャップを利用し、前記ゲート構造のまわりにスペーサを形成することによって提供され、ソース及びドレインドーパント注入に対して、及びシリサイドである全てのソース及びドレイン領域を有するシリサイド構成物に対して、同じマスクを用いることによってゲートとのソース接触及びドレイン接触を自己整列する。低減されたソース及びドレインの抵抗（Ｒｄｓｏｎ）は、チャネルからソース接触までの距離が短いほど、ゲート酸化物の品質は、動作の線形性をより良く改善し、Ｆｔ及びＧＭを上昇させ、Ｉｄｑ及びＲｄｓｏｎのドリフトを低減させる。
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【課題】 接合リーク電流の増加を防止し、ゲート電極の層抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】 高融点金属を材料に含むゲート電極を有する半導体装置の製造方法であって、ゲート電極を形成した後、露出したゲート電極の側面を覆うための酸化膜を形成するために所定の温度で酸化する初期酸化を行うステップと、初期酸化の後、初期酸化よりも高温で酸化する追加酸化を行うステップとを有するものである。 （もっと読む）

【課題】 ＬＤ構造の電解効果トランジスタを有する半導体装置において、ドレイン電流特性に優れた半導体装置を実現する。
【解決手段】 半導体基板の主面に形成された電界効果トランジスタと、膜応力によって前記電界効果トランジスタのチャネル形成領域に応力を発生させる絶縁膜とを有する半導体装置であって、
前記電界効果トランジスタのドレイン領域は、前記電界効果トランジスタのゲート電極から離間して前記半導体基板の主面に設けられた第１の半導体領域と、前記ゲート電極と前記第１の半導体領域との間の前記半導体基板の主面に前記第１の半導体領域と接して設けられ、前記第１の半導体領域よりも低不純物濃度で形成された第２の半導体領域とを有し、
前記絶縁膜は、前記ゲート電極を内包し、前記第２の半導体領域の一部を覆うようにして形成されている。 （もっと読む）

【課題】ゲート電極に含まれる不純物に起因した品質の低下が抑制された高品質の半導体装置およびその製造方法を得ること。
【解決手段】半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、不純物が導入された複数の半導体膜が積層されてなるゲート電極と、を備え、前記ゲート電極は、前記不純物の不純物濃度プロファイルが前記複数の半導体膜の各層において急峻なピークを有し、前記絶縁膜上に形成された最下層の前記半導体膜の前記絶縁膜近傍における不純物濃度が他の前記半導体膜の不純物濃度よりも小とされている。 （もっと読む）

【課題】半導体装置の放熱性を向上させ、素子で生じた熱が特定の回路に伝達され難くする。
【解決手段】半導体装置は、第１素子分離絶縁膜４１と、それにより熱伝導率の低い第２素子分離絶縁膜４２とを備えている。熱の伝達を抑制したいＭＯＳトランジスタＴ１とＭＯＳトランジスタＴ２との間には、熱伝導率の低い第２素子分離絶縁膜４２を配設し、それ以外の素子間には第１素子分離絶縁膜４１を配設する。 （もっと読む）

集積半導体デバイスまたは個別部品上の領域を相互接続するシステムである。第１接続層は、複数の第１および第２の領域を相互接続する第１および第２ランナを有する。第２接続層は、第１ランナを相互接続する第３ランナと第２ランナを相互接続する第４ランナとを有する。第３接続層は、第３ランナに接続される第１パッドと第４ランナに接続される第２パッドとを有する。第１および第２パッドにおいてはんだバンプを使用することにより、パッドを他の回路と接続する。 （もっと読む）