【課題】 ＧａＮ層２４の表面に上部層が積層されている構造体を製造するときに、ＧａＮ層２４の表面が損傷することなく、その表面に形成されている自然酸化膜の酸化ガリウム膜を除去する。
【解決手段】 ＧａＮ層２４の表面に酸化シリコンからなるＳｉＯ_２層２６が積層されている構造体を製造する方法であり、ＧａＮ層２４の表面を非プラズマ状態のアンモニアを含むガスに曝す曝露工程と、そのアンモニアガスに曝露されたＧａＮ層２４の表面にＳｉＯ_２層２６を積層する積層工程を備えていることを特徴としている。 （もっと読む）

【課題】出力抵抗、熱抵抗、サイズ及びゲート変化値を低減した垂直導電電子パワーデバイスを提供する。
【解決手段】半導体基板１０上のエピタキシャル層４０内にゲート領域２０、ソース領域２５、ドレイン領域３０、及び第１メタライゼーション・レベルによるゲート部２１、ソース部２６、ドレイン部３１、及び第２メタライゼーション・レベルによるゲート端子／パッド、ソース端子／パッド６５、ドレイン端子／パッドを具える。このデバイスは、基板１０に対して垂直に延びドレイン領域３０の第１領域及び第２領域の両方の下に配置されたシンカーＳの格子によって形成されるシンカー構造４５を具えて、このシンカー構造は、ソース領域２５から基板１０を通ってドレイン領域３０に向かう電流用の導電チャンネルとして作用する。 （もっと読む）

【課題】 微細且つ電気的特性に優れた半導体装置の製造方法を提供する。
【解決手段】 層間絶縁膜１０をマスクとしたストッパー膜９のドライエッチングによって、拡散層領域８に至るコンタクトホール１１を形成する。この際、ストッパー膜９のオーバーエッチングによって、コンタクトホール１１の底面をシリコン基板１の表面よりリセスする。続いて、シリコン基板１の表面を洗浄した後、コンタクトホール１１の内面を覆うようにして層間絶縁膜１０の上にポリシリコン膜１２を形成する。ポリシリコン膜１２の膜厚は、コンタクトホール１１の底面がシリコン基板１の表面に対してリセスした深さより大きく、シリサイド化で消費されるシリコンの厚さより小さくなるようにする。これにより、オーバーエッチングおよびシリサイド化によってシリコン基板１から消失するシリコンの量を低減させることができる。 （もっと読む）

【課題】 歪シリコン層に形成されたチャネル領域において、電子移動度の低下を抑制できる技術を提供する。
【解決手段】 半導体基板上に形成されたｐ型シリコン−ゲルマニウム層２４にｐ型歪シリコン層２２が形成されている。このとき、ｐ型歪シリコン層２２の膜厚は、ミスフィット転位の発生しない臨界膜厚より厚くなるように形成されている。したがって、ｐ型歪シリコン層２２とｐ型シリコン−ゲルマニウム層２４との界面近傍には、ミスフィット転位が発生している。また、ゲート電極２６の端部下のミスフィット転位が発生している場所において、ｎ型歪シリコン層２８ａおよびｎ型シリコン−ゲルマニウム層の不純物濃度は１×１０¹⁹ｃｍ^-3以下になっている。 （もっと読む）

【課題】トレンチゲート構造を有する横型のパワー半導体装置において、アバランシェ降伏がバルク領域で起こるようにすること。
【解決手段】ｎ⁺ソース領域６ａとｎ^-拡張ドレイン領域２との間のチャネル領域を、均一な濃度のｐエピタキシャル層２１で構成し、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１とのｐｎ接合付近に不連続な濃度分布を生じさせる。そして、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１の濃度を最適化して、ｎ^-拡張ドレイン領域２とｐエピタキシャル層２１との接合界面でポテンシャルが密となり、一方、ゲート酸化膜７とｎ^-拡張ドレイン領域２との界面でポテンシャルが疎となるようにすることによって、バルク領域でブレークダウンが起こるようにする。 （もっと読む）

欠陥密度が低減された能動領域など所定のエピタキシャル領域を有した半導体デバイスを製作する方法は、
（ａ）第１の材料の単一結晶体の主表面上に、誘電性クラッド領域を形成する工程と、
（ｂ）クラッド領域中に第１の深さまで延びる第１の開口を形成する工程と、
（ｃ）第１の開口内において、第１の深さより深い第２の深さまで延び、単一結晶体の主表面の下にある部分を剥き出しにする、より小さい第２の開口を形成する工程と、
（ｄ）各開口中およびクラッド領域の上部上に、第２の半導体材料の領域をエピタキシャル的に成長させる工程と、
（ｅ）第２の開口内およびクラッド領域の上部上で成長したエピタキシャル領域に、欠陥を閉じ込め、第１の所定の領域が、第１の開口内に配置されて本質的に欠陥がないように、第２の開口の寸法を制御する工程と、
（ｆ）デバイスの上部を平坦化して、クラッド層の上部の上に延在するエピタキシャル領域をすべて除去し、それによって第２の開口中に成長した第１の所定の領域の上部を、ぜひともクラッド領域の上部と同一平面にさせる工程と、
（ｇ）デバイスの組み立てを完成させるために、追加の工程を実施する工程とを含む。さらに記述されるのは、この方法によって製造される光センサやＭＯＳＦＥＴなどのユニークなデバイス、ならびにそれらデバイスの性能を高めるユニークな接触構成である。
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【課題】 カーボンナノチューブ束の密度を向上し、電気抵抗や熱抵抗の低減を図るカーボンナノチューブ構造体、半導体装置、および半導体パッケージを提供する。
【解決手段】 第１配線層２１、層間絶縁膜２２、第２配線層２３が順次積層され、層間絶縁膜２２を貫通するビアホール２４に、第１配線層２１と第２配線層２３を電気的に接続するカーボンナノチューブ束２５が形成されてなるビア２６から構成する。カーボンナノチューブ束２５は、第１配線層２１の凹部２８の側面および底面に形成された触媒層２９から成長させ、側面から成長したカーボンナノチューブ２５ａによりカーボンナノチューブ束２５の密度を向上する。 （もっと読む）

【課題】 従来の半導体装置の製造方法では、ＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化膜のバーズビークを用い、ドレイン拡散層を形成するので、ドレイン拡散層の位置精度が悪いという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、エピタキシャル層４上面にポリシリコン膜９及びシリコン窒化膜１０を堆積する。ＬＯＣＯＳ酸化膜１４を形成する領域にポリシリコン膜９及びシリコン窒化膜１０が残存するようにパターニングする。そして、ポリシリコン膜９及びシリコン窒化膜１０の段差をアライメントマークとして利用し、ドレイン領域としての拡散層１１を形成する。その後、ＬＯＣＯＳ酸化膜１４を形成する。この製造方法により、ＬＯＣＯＳ酸化膜の形状に影響を受けることなく、拡散層１１を位置精度良く形成することができる。 （もっと読む）

【解決手段】 シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備する半導体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイス。
【効果】 ゲート絶縁層からのトランジスタ部分への水分やイオンの侵入を遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することができる。 （もっと読む）

【課題】
５〜１０Ｖ程度のスナップバック耐圧をもつデバイスをセルフアライン法で実現することができる半導体装置及びその製造方法を提供すること。
【解決手段】
主ゲート６ａの隣に所定の間隔をおいて配された２個以上の副ゲート６ｂ、６ｃと、副ゲート６ｂ、６ｃの下であってソース／ドレイン層９ａ、９ｂの端部から主ゲート６ａの端部近傍まで連続的に配されるとともに、ソース／ドレイン層９ａ、９ｂと同電位型であり、不純物の濃度がソース／ドレイン層９ａ、９ｂよりも低濃度である低濃度層７ａ、７ｂと、を備える。 （もっと読む）

【課題】 基板バイアス電圧を印加することなく、正確且つ確実な低温動作を実現する構成を有する電界効果トランジスタを提供する。
【解決手段】 本発明の実施の一形態に係る電界効果トランジスタは、３００Ｋ以下の温度条件で動作することが想定された電界効果トランジスタであって、４．０５未満の仕事関数ＷＦｎを有するゲート電極材により形成されたゲート電極を備えているｎチャネル電界効果トランジスタを含むものである。また、本発明の実施の一形態に係る電界効果トランジスタは、５．１７を超える仕事関数ＷＦｐを有するゲート電極材により形成されたゲート電極を備えているｐチャネル電界効果トランジスタを含み得るものである。 （もっと読む）

【課題】 半導体装置の性能を向上させる。
【解決手段】 ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ⁺型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ⁺型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。ゲート電極３０のドレイン側の側壁上には、絶縁膜を介して、シリコン膜からなるサイドウォールスペーサが形成され、このサイドウォールスペーサによりフィールドプレート電極４４が形成される。フィールドプレート電極４４はゲート電極３０上に延在しておらず、サリサイド工程ではゲート電極３０の上面の全面に金属シリサイド膜６４が形成される。 （もっと読む）

セルリーケージ、ゲート閾値電圧制御の困難性の改善、チャンネル内での浮動基体効果の改善を目的とする。
【解決手段】
本発明は上面のある半導体基板を有するトランジスタを含む。１対のソース/ドレイン領域が半導体基板の中に形成され、またチャネル領域が半導体基板の中に形成されて半導体基板の上面に対して一般的に垂直に延びる。ゲートが半導体基板の中で１対のソース/ドレイン領域の間に形成される。 （もっと読む）

プラズマによりパターン形成された窒化層を形成するために窒化層をエッチングすることからなる半導体構造体を製造する方法。窒化層は半導体の基板上にあり、フォトレジスト層は窒化層上にあり、プラズマは、少なくとも圧力１０ミリトルでＣＦ₄及びＣＨＦ₃のガス混合物から形成される。 （もっと読む）

【課題】 シリサイド膜を有する半導体装置において配線抵抗を低減し、また配線抵抗のばらつきを低減する。
【解決手段】 コバルトシリサイドあるいはニッケルシリサイドを使う超高速半導体装置において、シリサイド膜形成のためシリコン表面に金属膜を堆積する前に、シリコン表面から自然酸化膜をウェットエッチングプロセスで除去した後、化学酸化膜を形成する。 （もっと読む）

【課題】ハフニウムを含む高誘電体膜からなるゲート絶縁膜を備えた電界効果トランジスタにおいて、シリコン基板とゲート絶縁膜との界面における界面準位密度を低減し、ゲート絶縁膜におけるキャリアの移動度を高めることにある。
【解決手段】ＨｆＳｉＯＮまたはＨｆＡｌＯ_ｘなどのハフニウムを含む薄膜に対して、自然界に存在する重水素と水素との比率よりも大きな比率で重水素を含有させた高誘電率の第２絶縁膜８を電界効果トランジスタのゲート絶縁膜として使用する。第２絶縁膜８は、ＡＬＤ法により成膜することが好ましい。 （もっと読む）

【課題】強化された遮蔽構造を備えた金属酸化膜半導体（ＭＯＳ）デバイスを提供すること。
【解決手段】ＭＯＳデバイスは、基板上に形成された半導体層を含み、その基板は水平面とその水平面に垂直な方向の法線とを画定する。第１のソース／ドレイン領域および第２のソース／ドレイン領域が、半導体層内で、その上面近傍に形成され、第１のソース／ドレイン領域と第２のソース／ドレイン領域は互いに離隔されている。ゲートが、半導体層の上面近傍に形成され、少なくとも部分的には第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置される。第１の誘電領域が、ＭＯＳデバイス内に形成され、半導体層の上面から下方に第１の距離まで半導体層の中へ延在するトレンチの境界を画定し、第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。 （もっと読む）

【課題】低電気抵抗化および高信頼性化可能なコンタクトを備え、高速伝送が可能で信頼性の高い半導体装置およびその製造方法を提供する。
【解決手段】 コンタクト２０、２３を、ＣＶＤ法を用いて、シリサイド膜１９、２２、シリコン窒化膜１５ａおよび第１層間絶縁膜１５ｂの内壁に接する表面に、表面からコンタクト内部方向への距離に応じて窒素含有量が減少する組成勾配を有する窒化タングステン部２４を形成し、その内側にタングステンが充填されたタングステン部２５を形成する。窒化タングステン部２４とタングステン部２５との界面の酸化や汚染を防止する。 （もっと読む）

【課題】リーク電流を低減することができる半導体装置及びその製造方法を提供すること
【解決手段】半導体装置１ａは、素子分離領域ＲＸによって囲まれた素子領域ＲＹを有する基板１０と、その素子領域ＲＹ中に形成されたソース／ドレイン６１、６２と、そのソース／ドレイン６１、６２間の領域の上にゲート絶縁膜３０を介して形成された第１ゲート電極４１と、素子領域ＲＹと素子分離領域ＲＸの境界Ｂの少なくとも一部を覆うように、ゲート絶縁膜３０上に形成された第２ゲート電極４２とを備える。第１ゲート電極４１と第２ゲート電極４２は分離している。 （もっと読む）

【課題】 原子レベルで平坦な界面をもって基板上に堆積され、しかも低抵抗のシリサイド層を有する半導体装置を提供する。
【解決手段】 素子分離領域を有する半導体基板と、前記半導体基板に形成された拡散領域と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記拡散領域上に形成されたシリサイド層（３）とを具備するＭＩＳトランジスタを含む半導体装置である。前記シリサイド層は、前記半導体基板との界面にＥｒ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｔｍ、Ｙｂ、Ｌｕ、およびＰｔからなる群から選択される少なくとも１種の金属のシリサイドからなる界面層（５）を有することを特徴とする。 （もっと読む）