半導体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイス
【解決手段】 シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備する半導体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイス。
【効果】 ゲート絶縁層からのトランジスタ部分への水分やイオンの侵入を遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することができる。
【効果】 ゲート絶縁層からのトランジスタ部分への水分やイオンの侵入を遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イオンセンシング、バイオセンシングに好適に用いることができる半導体センシングに用いる電界効果型トランジスタ、特に、バイオマイクロシステム、マイクロ化学分析システムに有効である半導体センシングに用いる電界効果型トランジスタ及びこれを用いた半導体センシングデバイスに関する。
【背景技術】
【０００２】
イオンセンシングシステム、バイオセンシングシステムは、食品製造・管理、環境計測等、広範な分野へ適用されている。イオン・バイオセンシングにおいては、一分子認識、一塩基認識等、イオン、分子レベルでのセンシングの要求がますます高まってきており、それを感知できるシステム、デバイスが必要となっている。更に、微量測定、多種同時測定のために、システム、デバイスの微細化・集積化かつオンチップ化が必要とされる。
【０００３】
イオンセンシングデバイスとしては、シリコン窒化膜／シリコン酸化膜／シリコン構造を有するイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）が代表例として挙げられるが、従来のものは、ｐＨ測定のための参照電極は別途ガラス電極が用いられており、オンチップ化、微細化が図られていない。この場合、イオン感応膜であるシリコン窒化膜の膜厚が１００〜２００ｎｍ（ナノメータ）と厚いものが用いられている状況にある。一方で、酵素、免疫、ＤＮＡセンシングにおいては、レーザースキャナを用いた蛍光・発光によるセンシングが主流となっており、最近では電気化学反応を用いた電流・電位検出も試みられるようになってきている。また、半導体検出においては、上記のＩＳＦＥＴとの組み合わせによる酵素、免疫センサ作製の事例が僅かにある。これらセンサにおける基本的な検出スタンスは、反応部（電極部）の実効表面積を増大させ、かつ反応物質の量を増加させるといった、いわゆる量的な効果によって検出を可能とするものである。また、レーザースキャナを用いた検出や電気化学検出は集積化・微細化によって応答感度（強度、応答速度等）が減少する傾向があり問題点を抱えている。
【０００４】
このように、従来技術では、オンチップ化、微細化、集積化といった要求を満たす上で難点があり、一分子、イオン認識・検出において最大限の効果を引き出すには抜本的な改良が必要となってくるものと考えられる。更に、イオンセンシングシステム、バイオセンシングシステムにおいては、例えば、液中にセンサを浸漬し、検出部が液に接した状態を長時間維持して測定できる溶液中での測定を想定した半導体デバイスが特に必要となる。
【０００５】
電界効果型トランジスタとして、本発明者らは、Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， Ｖｏｌ．４３, Ｎｏ．１Ａ／Ｂ， ２００４， ｐｐ．Ｌ１０５−１０７（非特許文献１）において、シリコン基板（Ｐ−Ｓｉ（１００）（８〜１２Ωｃｍ））を用いてゲート長１０μｍ、ゲート幅１ｍｍの電界効果型トランジスタを報告している。
【０００６】
この電界効果型トランジスタは、図１９（Ｃ）に示されるような、ゲート絶縁層としてシリコン酸化物膜が形成されたものである。このような電界効果型トランジスタを作製する場合は、まず、１％ＨＦ水溶液で３０秒程度前洗浄したシリコン基板５００を、１０００℃の温度下でドライ酸化してシリコン基板５００の表面に厚さ１００ｎｍのＳｉＯ2膜（フィールド酸化膜）５０１を成膜し（図１７（Ａ））、このＳｉＯ2膜５０１上にレジストをコーティングして、ＵＶによりパターニング（露光、現像）して所定部分にレジストパターン５０２を形成し（図１７（Ｂ））、このレジストパターンをマスクとしてＳｉＯ2膜５０１の下層が残る程度に１％ＨＦ水溶液でエッチングし（図１７（Ｃ））、レジストパターン５０２を剥離して、チャンネル・ゲート部５０１ａを形成する（図１７（Ｄ））。
【０００７】
次に、ＳｉＯ2膜５０１上にアルミニウム膜（厚さ３００ｎｍ）を蒸着（到達真空度 ２．０×１０-6Ｔｏｒｒ 電流値 ３０ｍＡ 成膜速度 約５ｎｍ／ｓｅｃ）にて成膜して、アルミニウム膜を、後述するイオン注入のマスクとして機能する所定のアルミニウム膜パターン５０３にフォトレジスト法により形成し（図１８（Ａ））、このアルミニウム膜パターン５０３をマスクとしてイオン注入（Ｐ−ｄｏｐｅ ４０ｋＶ １．０×１０15ｉｏｎ／ｃｍ2）によりシリコン基板５００の上層の所定部分にＮチャンネル５０４，５０４を形成して、アルミニウム膜パターン５０３を剥離（５０％リン酸に８０℃で５ｍｉｍ浸漬）する。
【０００８】
次に、アルミニウム膜パターン５０３を剥離した後（図１８（Ｂ））、ＳｉＯ2膜５０１表面をＮ2雰囲気下でアニール（９００℃ ５ｍｉｎ）することにより活性化処理し、このＳｉＯ2膜５０１上にレジストをコーティングして、ＵＶによりパターニング（露光、現像）して、ＳｉＯ2膜５０１のＮチャンネル５０４，５０４上方に位置する部分以外を被覆するレジストパターン５０５を形成し（図１８（Ｃ））、このレジストパターン５０５をマスクとしてＮチャンネル５０４，５０４上のＳｉＯ2膜をエッチング（１％ＨＦ水溶液）し、レジストを除去して、コンタクト開口部５０４ａ，５０４ａを形成する（図１８（Ｄ））。
【０００９】
次に、蒸着（ＥＢ蒸着 到達真空度 ２．０×１０-8Ｔｏｒｒ）により電極メタル層５０６を形成する。この場合、Ｔｉ膜（厚さ２０ｎｍ 成膜時真空度 ４．０×１０-8 電流値７０ｍＡ 成膜速度 ０．１３ｎｍ／ｓｅｃ）と、Ｐｔ膜（厚さ１２０ｎｍ 成膜時真空度 ８．０×１０-8Ｔｏｒｒ 電流値２２０ｍＡ 成膜速度 ０．０６７ｎｍ／ｓｅｃ）とを成膜して電極メタル層５０６を形成し（図１９（Ａ））、窒素雰囲気下でアニール（８００℃ １０ｍｉｎ）して、電極メタル層５０６のＴｉ膜とＮチャンネル５０４，５０４との接合部分にＴｉＳｉ2を生成させて、コンタクトを形成する。
【００１０】
そして、電極メタル層５０６上に保護用酸化膜５０７（厚さ２００ｎｍ）をプラズマＣＶＤ（ＰＥＣＶＤ：２００Ｗ ４００℃ ０．３９Ｔｏｒｒ テトラエトキシシラン（ＴＥＯＳ） ６ｓｃｃｍ Ｏ2 １００ｓｃｃｍ）で形成し（図１９（Ｂ））、酸素雰囲気下でアニール（８００℃、１０ｍｉｎ）することにより、ＣＶＤ酸化膜の構造回復処理を施し、ゲート・電極接点開口５０８，５０８を、ＣＨＦ3ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により形成して図１９（Ｃ）に示されるような電界効果型トランジスタを作製している。
【００１１】
このような電解効果型トランジスタを半導体センシングデバイスとして用いる場合、ゲート絶縁層上を有機単分子膜などによって修飾することになるが、図１９（Ｃ）に示されるようなタイプのセンサは、シリコン酸化膜からなるゲート絶縁層が露出した構造となっているため、水分やイオンなどの進入によりトランジスタ特性を損なうおそれがあり、検出部が液に接した状態で長時間測定する場合には不向きである。
【００１２】
【非特許文献１】Ｄａｉｓｕｋｅ Ｎｉｗａ 他２名， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， Ｖｏｌ．４３, Ｎｏ．１Ａ／Ｂ， ２００４， ｐｐ．Ｌ１０５−１０７
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みなされたものであり、ゲート絶縁層からの水分やイオンの侵入によるトランジスタ特性の劣化を防止した、液中測定用として特に好適な半導体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイスを提供することを目的とする。
【課題を解決するための手段】
【００１４】
半導体センシングに用いる電界効果型トランジスタにおいては、上述したように、半導体上にシリコン酸化物が存在する構成、及びシリコン酸化物上に直接的な検出部をなす有機単分子膜が形成できる構成が採られ、半導体センシングデバイスにあっては、半導体とシリコン酸化物とが接し、かつシリコン酸化物と有機単分子膜とが接していることが、極限感度を有する半導体センシングデバイスとするために有効である。
【００１５】
本発明は、シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備することを特徴とする半導体センシング用電界効果型トランジスタ、及びこの半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイスを提供する。
【００１６】
半導体センシング用電界効果型トランジスタにおいて、そのゲート絶縁層を第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造、換言すれば、シリコン酸化物／シリコン窒化物／シリコン酸化物積層構造とすることにより、シリコン窒化物層により、ゲート絶縁層を通過して侵入するトランジスタ部分への水分やイオンの侵入を遮断し、また、ゲート絶縁層もシリコン側及び有機単分子膜側共にシリコン酸化物となり、有機単分子膜との適合性も維持しつつ、従来のシリコン酸化物単層膜からなるゲート絶縁層と同等のセンシング機能を備える半導体センシングデバイスを得ることが可能となる。
【発明の効果】
【００１７】
本発明によれば、ゲート絶縁層からのトランジスタ部分への水分やイオンの侵入を遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することができる。
【発明を実施するための最良の形態及び実施例】
【００１８】
以下、本発明につき更に詳しく説明する。
本発明の半導体センシング用電界効果型トランジスタは、シリコン上にゲート絶縁層が形成された電界効果型トランジスタであって、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタにおいて、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなるシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造を有するものである。なお、この積層構造は、積層構造を構成する上記の層と層との間に、ゲート絶縁層としての機能を妨げない程度の厚さの他の層、例えば、各層の加工の際の、エッチングの精度の向上を目的として常用されるエッチストッパ層などが存在するものであってもよい。
【００１９】
このような電界効果型トランジスタは、半導体イオンセンシング、バイオセンシングデバイス用として好適に用いられるもので、シリコン上に形成されたゲート絶縁層上に、有機シラン単分子膜などの有機単分子膜を直接的な検出部として形成して、センシングデバイスとして用いることができる。即ち、このような半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイスを構成することができる。
【００２０】
図１（Ａ）は、本発明の半導体センシング用電界効果型トランジスタの一例（第１の態様）を示し、図１（Ｂ）はこれを用いてゲート絶縁層上に有機単分子膜を形成した半導体センシングデバイスを示す。なお、図１中、１はシリコン基板、２はゲート絶縁層、３は有機単分子膜であり、また４はゲート電極、５はソース電極、６はドレイン電極、７はチャンネル領域を示す。そして、本発明においては、このゲート絶縁層が、図１（Ｃ）に示されるように、第１のシリコン酸化物層２ａ上にシリコン窒化物層２ｂを介して第２のシリコン酸化物層２ｃが積層されてなるシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造を有している。即ち、この場合、第１のシリコン酸化物層２ａはシリコン基板１と接し、第２のシリコン酸化物層２ｃは、検出部をなす有機単分子膜が形成される面として外部に露呈しており、水分やイオン等の物質移動を遮断するように、第１のシリコン酸化物層２ａと第２のシリコン酸化物層２ｃとの間にシリコン窒化物層２ｂが形成されている。
【００２１】
そして、本発明の電界効果型トランジスタを用いることによって、そのゲート絶縁層上に有機単分子膜を液面と接する箇所に局所的に形成し、これを直接的な検出部とするデバイスを構成し、基本原理として表面上のイオン吸着・バイオ反応等に伴う表面電位変化を電気信号として検出する半導体センシングデバイスとすることができる。
【００２２】
なお、この場合、上記有機単分子膜は、ＤＮＡ、酵素、免疫等で修飾することができ、また、必要に応じてレポーター分子を用いることも可能である。
【００２３】
有機単分子膜としては有機シラン単分子膜が好ましくは、所用のパターニング手法によりパターニングして形成することができる。
【００２４】
この有機シラン単分子膜に関しては、有機シラン分子を用い、ゲート絶縁層上に気相化学反応又は液相反応によって形成し、有機シラン単分子膜はその最適化によって細密パッキングされた膜が形成される。
【００２５】
この場合、有機シラン単分子膜としては、反応性の官能基、特にアミノ系の官能基（ＮＨ2−、−ＮＨ−、Ｃ5Ｈ5Ｎ−、Ｃ4Ｈ4Ｎ−等）又はカルボキシル系の官能基（−ＣＯＯＨ等）を少なくとも１個含有する炭素数３〜２０の直鎖状炭化水素基（アルキル基等）を有するアルコキシシランの単分子膜、非反応性の炭素数８〜２０の直鎖アルキル基又はフッ素化アルキル基を有するアルコキシシランの単分子膜が挙げられる。
【００２６】
この場合、アミノ系の官能基、カルボキシル系の官能基等の反応性官能基の導入は、このような官能基を有するアルコキシシランを用いるほか、このような官能基に置換可能な基、例えば−Ｂｒ、−ＣＮ等のアミノ誘導基を有するアルコキシシランを用いて単分子膜を形成後、これらアミノ誘導基をアミノ基に置換する方法で導入することができる。
【００２７】
なお、アルコキシシランとしては、密着性等の点でトリアルコキシシランが好ましく、またアルコキシ基としては炭素数１〜４のアルコキシ基、特にメトキシ基、エトキシ基が好ましい。
【００２８】
なお、上記アルコキシシランの具体例としては、ＮＨ2（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3、ＣＨ3（ＣＨ2）17Ｓｉ（ＯＣＨ3）3、ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣＨ3）3等が挙げられる。
【００２９】
次に、図２〜１２を参照し、本発明の半導体センシング用電界効果型トランジスタの他の態様（第２の態様）とその好適な製造方法について説明する。図１２（Ｂ）は、半導体センシング用電界効果型トランジスタの一例を示し、この半導体センシング用電界効果型トランジスタは、以下の方法で製造することができる。
【００３０】
素子分離形成工程
まず、素子分離構造を形成する。基板としてｐ型シリコン基板１００を用いることができ、このシリコン基板１００を拡散炉に入れ、酸素又は水蒸気雰囲気下で加熱して、シリコン基板１００の表面にシリコン酸化物膜（熱酸化膜）１０１を形成し（図２（Ａ））、次いで、加熱下、ＣＶＤによりシラン及びアルゴンガスを導入してシリコン窒化物（Ｓｉ3Ｎ4）膜１０２を成膜する（図２（Ｂ））。
【００３１】
次に、シリコン窒化物膜１０２上にレジスト膜を形成し、リソグラフィー法によりレジストをパターニングして、所定の部分にレジストパターン１０３を形成する（図２（Ｃ））。このレジストパターンが積層されている領域が素子領域、レジストパターンが積層されていない領域が素子分離領域となる。
【００３２】
次に、このレジストパターン１０３をマスクとしてエッチングによりシリコン窒化物膜１０２、シリコン酸化物膜（熱酸化膜）１０１をパターニングし、更に、シリコン基板１００の上部もエッチングしてレジストパターン１０３でマスクされた部分以外の部分が陥没するように陥没部（浅い溝）１００ａを形成する（図２（Ｄ））。この場合、この陥没部（浅い溝）１００ａの側面は斜度が８０度程度のテーパ面とすることが好ましい。
【００３３】
次に、レジストパターン１０３を剥離し、露呈した１００ａの表面（側面及び底面）に熱酸化によりシリコン酸化物膜（内壁酸化膜）１０１ａを形成する（図３（Ａ））。これにより、上記したエッチングにより除かれなかったシリコン酸化物膜（熱酸化膜）１０１と連続するシリコン酸化物膜となる。
【００３４】
次に、ＣＶＤによりシラン及びアルゴンガスを導入してシリコン酸化物膜１０４を、基板上の全面に成膜し（図３（Ｂ））、次いで、このシリコン酸化物膜１０４をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン窒化物膜１０２の上部と共に研磨除去し（図３（Ｃ））、更に、露呈したシリコン窒化物膜１０２をその下方のシリコン酸化物膜１０１と共にエッチングにより除去する（図３（Ｄ））。このエッチングは選択性の観点からウエットエッチングが好適である。
【００３５】
そして、最後に、露呈したシリコン基板１００表面にシリコン酸化物膜（犠牲酸化膜）１０５を形成する（図４（Ａ））。これはイオン注入時のメタルコンタミネーションや表面ダメージを防止するための酸化膜である。このようにして素子分離が完了しＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成される。
【００３６】
ゲート形成及びエクステンション形成工程
次に、常法又はＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法により、シリコン酸化物膜（犠牲酸化膜）１０５上に、シリコン酸化物を積層して、シリコン酸化物膜（犠牲酸化膜）１０５から連続する第１のシリコン酸化物層となるシリコン酸化物膜１０６を形成する（図４（Ｂ））。この場合、シリコン酸化物膜１０６の薄膜化を図るためには、ＲＴＰ法を採用することが好ましく。この手法の採用が、１００〜１３０ｎｍノードを更に下回る微細素子形成には重要である。
【００３７】
次に、ＣＶＤによりセルフアライメントマスクとして機能するＡｌ膜１０７を、基板上の全面に成膜し（図４（Ｃ））、更に、Ａｌ膜１０７上に、所望のサイズのゲートを形成するためのレジストパターン１０８をフォトリソグラフィー法により形成し（図５（Ａ））、レジストパターン１０８をマスクとしてＡｌ膜１０７、シリコン酸化物膜１０６及びシリコン酸化物膜１０４上部をエッチングにより除去し、レジストを除去することにより、ゲート部分にシリコン酸化物層１０６ａとパターニングされたＡｌ膜１０７ａとの積層構造が形成されると共に、ソース／ドレイン形成部分のシリコン基板１００が再び露呈する（図５（Ｂ））。
【００３８】
次に、ソースドレインエクステンション（ＳＤエクステンション）を形成する。まず、この場合、ｐ−ＭＯＳ構造として、シリコン基板の露呈した表面部に、イオン注入法により、エクステンションＢＦ2注入及びポケット・ヒ素注入により不純物を注入して、不純物注入層１０９を形成する（図５（Ｃ））。
【００３９】
サイドウォール形成及びソース／ドレイン形成工程
次に、ＣＶＤによりシリコン酸化物又はシリコン窒化物からなる絶縁膜１１０を成膜し（図５（Ｄ））、エッチバックにより、シリコン酸化物層１０６ａ及びＡｌ膜１０７ａの側面にサイドウォール１１０ａを形成する（図６（Ａ））。これにより、Ａｌ膜１０７ａ上面が再び露呈する。次に、イオン注入により、ｐ−ＭＯＳ構造として、露呈したシリコン基板の表面部にｐ型不純物であるホウ素を注入することにより、不純物注入層１１２が形成されると共に、Ａｌ膜１０７ａにも（図６（Ｂ））ホウ素が注入され、ホウ素が導入されたＡｌ膜１１１が形成される。そして、イオン注入後、熱処理による拡散プロセス（不純物の活性化）を経て、ソース／ドレインが形成される。通常、上述したエクステンションＢＦ2注入及びポケット・ヒ素注入を浅い接合というのに対して、このソース／ドレイン形成を深い接合という。
【００４０】
Ｍ０配線（Ｗプラグ）形成工程
次に、Ｍ０配線（Ｗプラグ）を形成する。まず、セルフアライメントマスクであるホウ素が導入されたＡｌ膜１１１をウエットエッチングにより除去する（図７（Ａ））。
【００４１】
そして、コンタクトホールを形成するために、例えばシリコン窒化物などからなるエッチストッパ層１１３を、基板上の全面に形成し（図７（Ｂ））、その上に、シリコン窒化物膜（層間絶縁膜）１１４を積層する（図７（Ｃ））。これにより、ホウ素が導入されたＡｌ膜１１１が除去されて形成された空洞部にシリコン窒化物が充填される。なお、エッチストッパ層としてシリコン窒化物を用いた場合は、シリコン窒化物膜（層間絶縁膜）１１４は、エッチストッパ層と一体でシリコン窒化物層をなすことになる。
【００４２】
次に、ＣＭＰ法によりシリコン窒化物膜（層間絶縁膜）１１４の表面を平坦化した後、フォトリソグラフィー法により、ソース及びドレインのコンタクトホール１１５を形成する（図８（Ａ））。なお、エッチストッパ層１１３の形成は、必ずしも必要はないが、所定部分のオーバーエッチングを防止する観点から、エッチストッパ層１１３の形成は好適である。
【００４３】
次に、コンタクトホール底部のエッチストッパ層１１３を、エッチングにより除去することにより、不純物注入層１１２表面をコンタクトホール１１５に露呈させ（図８（Ｂ））、次いで、コンタクトホール１１５内面にＴｉバリアメタル層を形成した後、コンタクトホール１１５内部をメタルＣＶＤによりＷで充填し、基板上の全面にＷ膜１１６を形成する（図８（Ｃ））。そして、ＣＭＰによりサイドウォール１１０の上端を除去する位置まで研磨除去して、Ｍ０配線（Ｗプラグ）が形成される（図９（Ａ））。これにより、ホウ素が導入されたＡｌ膜１１１が除去されて形成された空洞部に充填されたシリコン窒化物層１１４ａの上面が露呈する。
【００４４】
Ｍ１配線形成工程
次に、ｐ−ＴＥＯＳを用いたＣＶＤ法により基板上の全面にシリコン酸化物（ＳｉＯ2）膜１１７を形成し（図９（Ｂ））、フォトリソグラフィー法により、コンタクトホール１１８を形成し（図１０（Ａ））、コンタクトホール１１８内部をＣＶＤによりＡｌで充填し、基板上の全面にＡｌ膜１１９をスパッタリングにより形成する（図１０（Ｂ））。
【００４５】
次に、コンタクトホール１１８の上方のＡｌ膜１１９上に、Ａｌ膜１１９を配線パターンとして形成するためのレジストパターン１２０を形成し（図１１（Ａ））、フォトリソグラフィー法によりＡｌ膜１１９をパターニングし、レジストパターンを除去することによりＭ１配線（Ａｌ配線）１２１が形成される（図１１（Ｂ））。
【００４６】
パッシベーション膜形成及びゲート形成工程
最後にＡｌ配線１２１を被覆するように、基板上の全面にパッシベーション膜（シリコン窒化物膜）１２２を形成し（図１２（Ａ））、フォトリソグラフィー法によりＡｌ配線を露呈させると共に、シリコン酸化物（ＳｉＯ2）膜１１７のシリコン窒化物層１１４ａ上方に位置する部分を露呈（この場合は、シリコン酸化物（ＳｉＯ2）膜１１７の上部が陥没するように）させて、シリコン窒化物層１１４ａ上のシリコン酸化物層１１７ａを第２のシリコン酸化物層とし、ゲート１２３が形成される（図１２（Ｂ））。
【００４７】
以上の工程により、この半導体センシング用電界効果型トランジスタを製造することができ、この態様においては、シリコン基板１００上に、第１のシリコン酸化物層としてシリコン酸化物層１０６ａ、シリコン窒化物層としてシリコン窒化物層１１４ａ、第２のシリコン酸化物層としてシリコン酸化物層１１７ａが積層されており、これらによってシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造によりゲート絶縁層が構成されている。そして、ゲート１２３のシリコン酸化物層１１７ａ上に有機単分子膜を形成すれば、半導体センシングデバイスとすることができる。
【００４８】
また、本発明の半導体センシング用電界効果型トランジスタとしては、そのゲート絶縁層内に、更に低抵抗層が埋設されているものも好適である。このようなものとしては、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造の内部、特にシリコン窒化物層の一部が低抵抗層で置換された構造のものが挙げられる。
【００４９】
このような低抵抗層を形成した半導体センシング用電界効果型トランジスタ（第３の態様）とその好適な製造方法について、図１３〜１５を参照して説明する。図１５（Ｂ）は、低抵抗層を埋設された半導体センシング用電界効果型トランジスタの一例を示す。この半導体センシング用電界効果型トランジスタの場合は、第１のシリコン酸化物層をなすシリコン酸化物層１０６ａと第２のシリコン酸化物層をなすシリコン酸化物層１１７ａとの間の、シリコン窒化物層をなすシリコン窒化物膜（層間絶縁膜）１１４中を貫通して、シリコン酸化物層１０６ａ及びシリコン酸化物層１１７ａに接する低抵抗層２００が形成されており、この場合、低抵抗層２００は、シリコン酸化物層１０６ａ側から不純物注入層（ホウ素が注入されたＳｉ膜）１１１ａ、金属シリサイド層１１１ｂ及びＷ層１１６ａが順に積層された構成となっている。このような半導体センシング用電界効果型トランジスタは、以下の方法で製造することができる。
【００５０】
素子分離形成、ゲート形成及びエクステンション形成、並びにサイドウォール形成及びソース／ドレイン形成の各工程は、上述した第２の態様（図２（Ａ）〜図６（Ｂ））と同様とすることができ、特に、上述した第２の態様において形成したＡｌ膜を多結晶シリコン（ポリシリコン）とすることもでき、この場合、ホウ素のイオン注入により不純物注入層１１２が形成されると共に、ホウ素が注入されたＡｌ膜の代わりにホウ素が注入されたＳｉ膜１１１ａが形成される。
【００５１】
この場合、ソース／ドレイン形成工程に続いて、シリサイド化工程を経てＭ０配線形成工程を実施する。
【００５２】
シリサイド化工程
上述したホウ素を注入したソース、ドレイン及びゲートの抵抗を低下させ、更に、シグナル検出の高速化を図るため、シリサイド化工程を実施する。この場合、まずスパッタリングにより、基板上の全面に金属薄膜を成膜して熱処理をすることにより、不純物注入層（ホウ素が注入されたＳｉ膜）１１１ａの上部がシリサイド化されて金属シリサイド層１１１ｂとなると共に、不純物注入層１１２の上部がシリサイド化されて金属シリサイド層１１２ａとなる（図１３（Ａ））。なお、シリサイド化に寄与しなかった金属薄膜は、ウエットエッチングの選択性を利用して除去される。金属薄膜の材質としては、Ｃｏ、Ｎｉ、Ｐｔ等を用いることが可能であり、各々コバルトシリサイド、ニッケルシリサイド、白金シリサイドが形成される。
【００５３】
Ｍ０配線（Ｗプラグ）形成工程
次に、Ｍ０配線（Ｗプラグ）を形成する。まず、コンタクトホールを形成するために、例えばシリコン窒化物などからなるエッチストッパ層１１３を、基板上の全面に形成し（図１３（Ｂ））、その上に、シリコン窒化物膜（層間絶縁膜）１１４を積層する（図１３（Ｃ））。
【００５４】
次に、ＣＭＰ法によりシリコン窒化物膜（層間絶縁膜）１１４の表面を平坦化した後、フォトリソグラフィー法により、ソース、ドレイン及びゲートの上方にコンタクトホール１１５を形成する（図１４（Ａ））。なお、エッチストッパ層１１３の形成は、必ずしも必要はないが、所定部分のオーバーエッチングを防止する観点から、エッチストッパ層１１３の形成は好適である。
【００５５】
次に、コンタクトホール底部のエッチストッパ層１１３を、エッチングにより除去することにより、金属シリサイド層１１１ｂ及び金属シリサイド層１１２ａをコンタクトホール１１５に露呈させ（図１４（Ｂ））、次いで、コンタクトホール１１５内面にＴｉ／ＴｉＮバリアメタル層を形成した後、コンタクトホール１１５内部をメタルＣＶＤによりＷで充填し、基板上の全面にＷ膜１１６を形成する（図１４（Ｃ））。そして、ＣＭＰによりシリコン窒化物膜１１４上のＷ膜１１６を除去する位置まで研磨除去して、Ｍ０配線（Ｗプラグ）が形成される（図１５（Ａ））。
【００５６】
Ｍ０配線形成工程以降は、上述した第２の態様と同様とすることができ、Ｍ１配線形成、並びにパッシベーション膜及びゲートの形成の各工程を経て、このような半導体センシング用電界効果型トランジスタを製造することができる。なお、図１３〜１５において、上述した第２の態様と同様の工程で形成された部分については、同一の符号を付してその説明を省略する。
【００５７】
この態様においては、シリコン基板１００上に、第１のシリコン酸化物層としてシリコン酸化物層１０６ａ、シリコン窒化物層としてシリコン窒化物膜１１４、第２のシリコン酸化物層としてシリコン酸化物層１１７ａが積層されると共に、シリコン窒化物膜１１４の一部が、不純物注入層１１１ａ、金属シリサイド層１１１ｂ及びＷ層１１６ａが順に積層された低抵抗層２００により置換され、この低抵抗層２００が、シリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造内部に埋設されたゲート絶縁層が形成されている。そして、ゲート１２３のシリコン酸化物層１１７ａ上に有機単分子膜を形成すれば、半導体センシングデバイスとすることができる。
【００５８】
なお、ｐ型シリコン基板の代わりにｎ型シリコン基板を用いることも可能である。この場合、ソースドレインエクステンション（ＳＤエクステンション）の形成は、ｎ−ＭＯＳ構造として、シリコン基板の露呈した表面部に、イオン注入法により、エクステンション・ヒ素注入、及びポケットＢＦ2注入又はポケット・イリジウム注入により不純物を導入して、不純物導入層１０９を形成すればよく、また、ｎ−ＭＯＳ（シリコン基板の露呈した表面部）にｎ型不純物であるヒ素を注入することにより、不純物注入層１１２を形成すればよい。
【００５９】
更に、図１６（Ａ），（Ｂ）に示されるように、上述した電界効果型トランジスタ構造をシリコン基板上に複数設ければ、同時に複数のセンシングが可能なデバイスを構成することも可能である。この場合、図１６（Ａ）に示されるように、個々のセンサ部（ゲート、ソース及びドレイン）に各々ソース電極とドレイン電極とを設けることも、図１６（Ｂ）に示されるように、ソース電極とドレイン電極とを共通化してセンサ部を集積することも可能である。また、基板をｐ型シリコン基板又はｎ型シリコン基板としたもののみならず、ｐ−ＭＯＳとｎ−ＭＯＳとを交互に配置したｃ−ＭＯＳとして構成することも可能である。なお、図１６中、２１はゲート、２２はソース、２２ａはソース電極、２３はドレイン、２３ａはドレイン電極である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一例（第１の態様）に係る半導体センシング用電解効果型トランジスタ及び半導体センシングデバイスを示す断面図である。
【図２】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程）を説明するための断面図である。
【図３】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程）を説明するための断面図である。
【図４】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程からゲート形成及びエクステンション形成工程）を説明する断面図である。
【図５】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（ゲート形成及びエクステンション形成工程からサイドウォール形成及びソース／ドレイン形成工程）を説明するための断面図である。
【図６】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（サイドウォール形成及びソース／ドレイン形成工程）を説明するための断面図である。
【図７】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図８】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図９】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程からＭ１配線形成工程）を説明するための断面図である。
【図１０】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ１配線形成工程）を説明するための断面図である。
【図１１】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ１配線形成工程）を説明するための断面図である。
【図１２】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタ及びこれを製造する工程（パッシベーション膜形成及びゲート形成工程）を説明するための断面図である。
【図１３】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（シリサイド化工程からＭ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１４】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１５】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタ及びこれを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１６】基板上に本発明の半導体センシング用電解効果型トランジスタを複数設けた状態を示す説明図である。
【図１７】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【図１８】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【図１９】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【符号の説明】
【００６１】
１ シリコン基板
２ ゲート絶縁層
２ａ 第１のシリコン酸化物層
２ｂ シリコン窒化物層
２ｃ 第２のシリコン酸化物層
３ 有機単分子膜
４ ゲート電極
５ ソース電極
６ ドレイン電極
７ チャンネル領域
１００ シリコン基板
１０６ａ シリコン酸化物層
１１４ シリコン窒化物膜（シリコン窒化物層）
１１４ａ シリコン窒化物層
１１７ａ シリコン酸化物層
１１１ａ 不純物注入層
１１１ｂ 金属シリサイド層
１１６ａ Ｗ層
２００ 低抵抗層
【技術分野】
【０００１】
本発明は、イオンセンシング、バイオセンシングに好適に用いることができる半導体センシングに用いる電界効果型トランジスタ、特に、バイオマイクロシステム、マイクロ化学分析システムに有効である半導体センシングに用いる電界効果型トランジスタ及びこれを用いた半導体センシングデバイスに関する。
【背景技術】
【０００２】
イオンセンシングシステム、バイオセンシングシステムは、食品製造・管理、環境計測等、広範な分野へ適用されている。イオン・バイオセンシングにおいては、一分子認識、一塩基認識等、イオン、分子レベルでのセンシングの要求がますます高まってきており、それを感知できるシステム、デバイスが必要となっている。更に、微量測定、多種同時測定のために、システム、デバイスの微細化・集積化かつオンチップ化が必要とされる。
【０００３】
イオンセンシングデバイスとしては、シリコン窒化膜／シリコン酸化膜／シリコン構造を有するイオン感応性電界効果トランジスタ（ＩＳＦＥＴ）が代表例として挙げられるが、従来のものは、ｐＨ測定のための参照電極は別途ガラス電極が用いられており、オンチップ化、微細化が図られていない。この場合、イオン感応膜であるシリコン窒化膜の膜厚が１００〜２００ｎｍ（ナノメータ）と厚いものが用いられている状況にある。一方で、酵素、免疫、ＤＮＡセンシングにおいては、レーザースキャナを用いた蛍光・発光によるセンシングが主流となっており、最近では電気化学反応を用いた電流・電位検出も試みられるようになってきている。また、半導体検出においては、上記のＩＳＦＥＴとの組み合わせによる酵素、免疫センサ作製の事例が僅かにある。これらセンサにおける基本的な検出スタンスは、反応部（電極部）の実効表面積を増大させ、かつ反応物質の量を増加させるといった、いわゆる量的な効果によって検出を可能とするものである。また、レーザースキャナを用いた検出や電気化学検出は集積化・微細化によって応答感度（強度、応答速度等）が減少する傾向があり問題点を抱えている。
【０００４】
このように、従来技術では、オンチップ化、微細化、集積化といった要求を満たす上で難点があり、一分子、イオン認識・検出において最大限の効果を引き出すには抜本的な改良が必要となってくるものと考えられる。更に、イオンセンシングシステム、バイオセンシングシステムにおいては、例えば、液中にセンサを浸漬し、検出部が液に接した状態を長時間維持して測定できる溶液中での測定を想定した半導体デバイスが特に必要となる。
【０００５】
電界効果型トランジスタとして、本発明者らは、Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， Ｖｏｌ．４３, Ｎｏ．１Ａ／Ｂ， ２００４， ｐｐ．Ｌ１０５−１０７（非特許文献１）において、シリコン基板（Ｐ−Ｓｉ（１００）（８〜１２Ωｃｍ））を用いてゲート長１０μｍ、ゲート幅１ｍｍの電界効果型トランジスタを報告している。
【０００６】
この電界効果型トランジスタは、図１９（Ｃ）に示されるような、ゲート絶縁層としてシリコン酸化物膜が形成されたものである。このような電界効果型トランジスタを作製する場合は、まず、１％ＨＦ水溶液で３０秒程度前洗浄したシリコン基板５００を、１０００℃の温度下でドライ酸化してシリコン基板５００の表面に厚さ１００ｎｍのＳｉＯ2膜（フィールド酸化膜）５０１を成膜し（図１７（Ａ））、このＳｉＯ2膜５０１上にレジストをコーティングして、ＵＶによりパターニング（露光、現像）して所定部分にレジストパターン５０２を形成し（図１７（Ｂ））、このレジストパターンをマスクとしてＳｉＯ2膜５０１の下層が残る程度に１％ＨＦ水溶液でエッチングし（図１７（Ｃ））、レジストパターン５０２を剥離して、チャンネル・ゲート部５０１ａを形成する（図１７（Ｄ））。
【０００７】
次に、ＳｉＯ2膜５０１上にアルミニウム膜（厚さ３００ｎｍ）を蒸着（到達真空度 ２．０×１０-6Ｔｏｒｒ 電流値 ３０ｍＡ 成膜速度 約５ｎｍ／ｓｅｃ）にて成膜して、アルミニウム膜を、後述するイオン注入のマスクとして機能する所定のアルミニウム膜パターン５０３にフォトレジスト法により形成し（図１８（Ａ））、このアルミニウム膜パターン５０３をマスクとしてイオン注入（Ｐ−ｄｏｐｅ ４０ｋＶ １．０×１０15ｉｏｎ／ｃｍ2）によりシリコン基板５００の上層の所定部分にＮチャンネル５０４，５０４を形成して、アルミニウム膜パターン５０３を剥離（５０％リン酸に８０℃で５ｍｉｍ浸漬）する。
【０００８】
次に、アルミニウム膜パターン５０３を剥離した後（図１８（Ｂ））、ＳｉＯ2膜５０１表面をＮ2雰囲気下でアニール（９００℃ ５ｍｉｎ）することにより活性化処理し、このＳｉＯ2膜５０１上にレジストをコーティングして、ＵＶによりパターニング（露光、現像）して、ＳｉＯ2膜５０１のＮチャンネル５０４，５０４上方に位置する部分以外を被覆するレジストパターン５０５を形成し（図１８（Ｃ））、このレジストパターン５０５をマスクとしてＮチャンネル５０４，５０４上のＳｉＯ2膜をエッチング（１％ＨＦ水溶液）し、レジストを除去して、コンタクト開口部５０４ａ，５０４ａを形成する（図１８（Ｄ））。
【０００９】
次に、蒸着（ＥＢ蒸着 到達真空度 ２．０×１０-8Ｔｏｒｒ）により電極メタル層５０６を形成する。この場合、Ｔｉ膜（厚さ２０ｎｍ 成膜時真空度 ４．０×１０-8 電流値７０ｍＡ 成膜速度 ０．１３ｎｍ／ｓｅｃ）と、Ｐｔ膜（厚さ１２０ｎｍ 成膜時真空度 ８．０×１０-8Ｔｏｒｒ 電流値２２０ｍＡ 成膜速度 ０．０６７ｎｍ／ｓｅｃ）とを成膜して電極メタル層５０６を形成し（図１９（Ａ））、窒素雰囲気下でアニール（８００℃ １０ｍｉｎ）して、電極メタル層５０６のＴｉ膜とＮチャンネル５０４，５０４との接合部分にＴｉＳｉ2を生成させて、コンタクトを形成する。
【００１０】
そして、電極メタル層５０６上に保護用酸化膜５０７（厚さ２００ｎｍ）をプラズマＣＶＤ（ＰＥＣＶＤ：２００Ｗ ４００℃ ０．３９Ｔｏｒｒ テトラエトキシシラン（ＴＥＯＳ） ６ｓｃｃｍ Ｏ2 １００ｓｃｃｍ）で形成し（図１９（Ｂ））、酸素雰囲気下でアニール（８００℃、１０ｍｉｎ）することにより、ＣＶＤ酸化膜の構造回復処理を施し、ゲート・電極接点開口５０８，５０８を、ＣＨＦ3ガスを用いたリアクティブイオンエッチング（ＲＩＥ）により形成して図１９（Ｃ）に示されるような電界効果型トランジスタを作製している。
【００１１】
このような電解効果型トランジスタを半導体センシングデバイスとして用いる場合、ゲート絶縁層上を有機単分子膜などによって修飾することになるが、図１９（Ｃ）に示されるようなタイプのセンサは、シリコン酸化膜からなるゲート絶縁層が露出した構造となっているため、水分やイオンなどの進入によりトランジスタ特性を損なうおそれがあり、検出部が液に接した状態で長時間測定する場合には不向きである。
【００１２】
【非特許文献１】Ｄａｉｓｕｋｅ Ｎｉｗａ 他２名， Ｊｐｎ． Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， Ｖｏｌ．４３, Ｎｏ．１Ａ／Ｂ， ２００４， ｐｐ．Ｌ１０５−１０７
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みなされたものであり、ゲート絶縁層からの水分やイオンの侵入によるトランジスタ特性の劣化を防止した、液中測定用として特に好適な半導体センシング用電界効果型トランジスタ及びこれを用いた半導体センシングデバイスを提供することを目的とする。
【課題を解決するための手段】
【００１４】
半導体センシングに用いる電界効果型トランジスタにおいては、上述したように、半導体上にシリコン酸化物が存在する構成、及びシリコン酸化物上に直接的な検出部をなす有機単分子膜が形成できる構成が採られ、半導体センシングデバイスにあっては、半導体とシリコン酸化物とが接し、かつシリコン酸化物と有機単分子膜とが接していることが、極限感度を有する半導体センシングデバイスとするために有効である。
【００１５】
本発明は、シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備することを特徴とする半導体センシング用電界効果型トランジスタ、及びこの半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイスを提供する。
【００１６】
半導体センシング用電界効果型トランジスタにおいて、そのゲート絶縁層を第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造、換言すれば、シリコン酸化物／シリコン窒化物／シリコン酸化物積層構造とすることにより、シリコン窒化物層により、ゲート絶縁層を通過して侵入するトランジスタ部分への水分やイオンの侵入を遮断し、また、ゲート絶縁層もシリコン側及び有機単分子膜側共にシリコン酸化物となり、有機単分子膜との適合性も維持しつつ、従来のシリコン酸化物単層膜からなるゲート絶縁層と同等のセンシング機能を備える半導体センシングデバイスを得ることが可能となる。
【発明の効果】
【００１７】
本発明によれば、ゲート絶縁層からのトランジスタ部分への水分やイオンの侵入を遮断することが可能であり、液中測定用として特に好適な、高い検出感度を示す半導体センシングデバイス及びこれを与える電界効果型トランジスタを提供することができる。
【発明を実施するための最良の形態及び実施例】
【００１８】
以下、本発明につき更に詳しく説明する。
本発明の半導体センシング用電界効果型トランジスタは、シリコン上にゲート絶縁層が形成された電界効果型トランジスタであって、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタにおいて、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなるシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造を有するものである。なお、この積層構造は、積層構造を構成する上記の層と層との間に、ゲート絶縁層としての機能を妨げない程度の厚さの他の層、例えば、各層の加工の際の、エッチングの精度の向上を目的として常用されるエッチストッパ層などが存在するものであってもよい。
【００１９】
このような電界効果型トランジスタは、半導体イオンセンシング、バイオセンシングデバイス用として好適に用いられるもので、シリコン上に形成されたゲート絶縁層上に、有機シラン単分子膜などの有機単分子膜を直接的な検出部として形成して、センシングデバイスとして用いることができる。即ち、このような半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイスを構成することができる。
【００２０】
図１（Ａ）は、本発明の半導体センシング用電界効果型トランジスタの一例（第１の態様）を示し、図１（Ｂ）はこれを用いてゲート絶縁層上に有機単分子膜を形成した半導体センシングデバイスを示す。なお、図１中、１はシリコン基板、２はゲート絶縁層、３は有機単分子膜であり、また４はゲート電極、５はソース電極、６はドレイン電極、７はチャンネル領域を示す。そして、本発明においては、このゲート絶縁層が、図１（Ｃ）に示されるように、第１のシリコン酸化物層２ａ上にシリコン窒化物層２ｂを介して第２のシリコン酸化物層２ｃが積層されてなるシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造を有している。即ち、この場合、第１のシリコン酸化物層２ａはシリコン基板１と接し、第２のシリコン酸化物層２ｃは、検出部をなす有機単分子膜が形成される面として外部に露呈しており、水分やイオン等の物質移動を遮断するように、第１のシリコン酸化物層２ａと第２のシリコン酸化物層２ｃとの間にシリコン窒化物層２ｂが形成されている。
【００２１】
そして、本発明の電界効果型トランジスタを用いることによって、そのゲート絶縁層上に有機単分子膜を液面と接する箇所に局所的に形成し、これを直接的な検出部とするデバイスを構成し、基本原理として表面上のイオン吸着・バイオ反応等に伴う表面電位変化を電気信号として検出する半導体センシングデバイスとすることができる。
【００２２】
なお、この場合、上記有機単分子膜は、ＤＮＡ、酵素、免疫等で修飾することができ、また、必要に応じてレポーター分子を用いることも可能である。
【００２３】
有機単分子膜としては有機シラン単分子膜が好ましくは、所用のパターニング手法によりパターニングして形成することができる。
【００２４】
この有機シラン単分子膜に関しては、有機シラン分子を用い、ゲート絶縁層上に気相化学反応又は液相反応によって形成し、有機シラン単分子膜はその最適化によって細密パッキングされた膜が形成される。
【００２５】
この場合、有機シラン単分子膜としては、反応性の官能基、特にアミノ系の官能基（ＮＨ2−、−ＮＨ−、Ｃ5Ｈ5Ｎ−、Ｃ4Ｈ4Ｎ−等）又はカルボキシル系の官能基（−ＣＯＯＨ等）を少なくとも１個含有する炭素数３〜２０の直鎖状炭化水素基（アルキル基等）を有するアルコキシシランの単分子膜、非反応性の炭素数８〜２０の直鎖アルキル基又はフッ素化アルキル基を有するアルコキシシランの単分子膜が挙げられる。
【００２６】
この場合、アミノ系の官能基、カルボキシル系の官能基等の反応性官能基の導入は、このような官能基を有するアルコキシシランを用いるほか、このような官能基に置換可能な基、例えば−Ｂｒ、−ＣＮ等のアミノ誘導基を有するアルコキシシランを用いて単分子膜を形成後、これらアミノ誘導基をアミノ基に置換する方法で導入することができる。
【００２７】
なお、アルコキシシランとしては、密着性等の点でトリアルコキシシランが好ましく、またアルコキシ基としては炭素数１〜４のアルコキシ基、特にメトキシ基、エトキシ基が好ましい。
【００２８】
なお、上記アルコキシシランの具体例としては、ＮＨ2（ＣＨ2）3Ｓｉ（ＯＣ2Ｈ5）3、ＣＨ3（ＣＨ2）17Ｓｉ（ＯＣＨ3）3、ＣＦ3（ＣＦ2）7（ＣＨ2）2Ｓｉ（ＯＣＨ3）3等が挙げられる。
【００２９】
次に、図２〜１２を参照し、本発明の半導体センシング用電界効果型トランジスタの他の態様（第２の態様）とその好適な製造方法について説明する。図１２（Ｂ）は、半導体センシング用電界効果型トランジスタの一例を示し、この半導体センシング用電界効果型トランジスタは、以下の方法で製造することができる。
【００３０】
素子分離形成工程
まず、素子分離構造を形成する。基板としてｐ型シリコン基板１００を用いることができ、このシリコン基板１００を拡散炉に入れ、酸素又は水蒸気雰囲気下で加熱して、シリコン基板１００の表面にシリコン酸化物膜（熱酸化膜）１０１を形成し（図２（Ａ））、次いで、加熱下、ＣＶＤによりシラン及びアルゴンガスを導入してシリコン窒化物（Ｓｉ3Ｎ4）膜１０２を成膜する（図２（Ｂ））。
【００３１】
次に、シリコン窒化物膜１０２上にレジスト膜を形成し、リソグラフィー法によりレジストをパターニングして、所定の部分にレジストパターン１０３を形成する（図２（Ｃ））。このレジストパターンが積層されている領域が素子領域、レジストパターンが積層されていない領域が素子分離領域となる。
【００３２】
次に、このレジストパターン１０３をマスクとしてエッチングによりシリコン窒化物膜１０２、シリコン酸化物膜（熱酸化膜）１０１をパターニングし、更に、シリコン基板１００の上部もエッチングしてレジストパターン１０３でマスクされた部分以外の部分が陥没するように陥没部（浅い溝）１００ａを形成する（図２（Ｄ））。この場合、この陥没部（浅い溝）１００ａの側面は斜度が８０度程度のテーパ面とすることが好ましい。
【００３３】
次に、レジストパターン１０３を剥離し、露呈した１００ａの表面（側面及び底面）に熱酸化によりシリコン酸化物膜（内壁酸化膜）１０１ａを形成する（図３（Ａ））。これにより、上記したエッチングにより除かれなかったシリコン酸化物膜（熱酸化膜）１０１と連続するシリコン酸化物膜となる。
【００３４】
次に、ＣＶＤによりシラン及びアルゴンガスを導入してシリコン酸化物膜１０４を、基板上の全面に成膜し（図３（Ｂ））、次いで、このシリコン酸化物膜１０４をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によりシリコン窒化物膜１０２の上部と共に研磨除去し（図３（Ｃ））、更に、露呈したシリコン窒化物膜１０２をその下方のシリコン酸化物膜１０１と共にエッチングにより除去する（図３（Ｄ））。このエッチングは選択性の観点からウエットエッチングが好適である。
【００３５】
そして、最後に、露呈したシリコン基板１００表面にシリコン酸化物膜（犠牲酸化膜）１０５を形成する（図４（Ａ））。これはイオン注入時のメタルコンタミネーションや表面ダメージを防止するための酸化膜である。このようにして素子分離が完了しＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成される。
【００３６】
ゲート形成及びエクステンション形成工程
次に、常法又はＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法により、シリコン酸化物膜（犠牲酸化膜）１０５上に、シリコン酸化物を積層して、シリコン酸化物膜（犠牲酸化膜）１０５から連続する第１のシリコン酸化物層となるシリコン酸化物膜１０６を形成する（図４（Ｂ））。この場合、シリコン酸化物膜１０６の薄膜化を図るためには、ＲＴＰ法を採用することが好ましく。この手法の採用が、１００〜１３０ｎｍノードを更に下回る微細素子形成には重要である。
【００３７】
次に、ＣＶＤによりセルフアライメントマスクとして機能するＡｌ膜１０７を、基板上の全面に成膜し（図４（Ｃ））、更に、Ａｌ膜１０７上に、所望のサイズのゲートを形成するためのレジストパターン１０８をフォトリソグラフィー法により形成し（図５（Ａ））、レジストパターン１０８をマスクとしてＡｌ膜１０７、シリコン酸化物膜１０６及びシリコン酸化物膜１０４上部をエッチングにより除去し、レジストを除去することにより、ゲート部分にシリコン酸化物層１０６ａとパターニングされたＡｌ膜１０７ａとの積層構造が形成されると共に、ソース／ドレイン形成部分のシリコン基板１００が再び露呈する（図５（Ｂ））。
【００３８】
次に、ソースドレインエクステンション（ＳＤエクステンション）を形成する。まず、この場合、ｐ−ＭＯＳ構造として、シリコン基板の露呈した表面部に、イオン注入法により、エクステンションＢＦ2注入及びポケット・ヒ素注入により不純物を注入して、不純物注入層１０９を形成する（図５（Ｃ））。
【００３９】
サイドウォール形成及びソース／ドレイン形成工程
次に、ＣＶＤによりシリコン酸化物又はシリコン窒化物からなる絶縁膜１１０を成膜し（図５（Ｄ））、エッチバックにより、シリコン酸化物層１０６ａ及びＡｌ膜１０７ａの側面にサイドウォール１１０ａを形成する（図６（Ａ））。これにより、Ａｌ膜１０７ａ上面が再び露呈する。次に、イオン注入により、ｐ−ＭＯＳ構造として、露呈したシリコン基板の表面部にｐ型不純物であるホウ素を注入することにより、不純物注入層１１２が形成されると共に、Ａｌ膜１０７ａにも（図６（Ｂ））ホウ素が注入され、ホウ素が導入されたＡｌ膜１１１が形成される。そして、イオン注入後、熱処理による拡散プロセス（不純物の活性化）を経て、ソース／ドレインが形成される。通常、上述したエクステンションＢＦ2注入及びポケット・ヒ素注入を浅い接合というのに対して、このソース／ドレイン形成を深い接合という。
【００４０】
Ｍ０配線（Ｗプラグ）形成工程
次に、Ｍ０配線（Ｗプラグ）を形成する。まず、セルフアライメントマスクであるホウ素が導入されたＡｌ膜１１１をウエットエッチングにより除去する（図７（Ａ））。
【００４１】
そして、コンタクトホールを形成するために、例えばシリコン窒化物などからなるエッチストッパ層１１３を、基板上の全面に形成し（図７（Ｂ））、その上に、シリコン窒化物膜（層間絶縁膜）１１４を積層する（図７（Ｃ））。これにより、ホウ素が導入されたＡｌ膜１１１が除去されて形成された空洞部にシリコン窒化物が充填される。なお、エッチストッパ層としてシリコン窒化物を用いた場合は、シリコン窒化物膜（層間絶縁膜）１１４は、エッチストッパ層と一体でシリコン窒化物層をなすことになる。
【００４２】
次に、ＣＭＰ法によりシリコン窒化物膜（層間絶縁膜）１１４の表面を平坦化した後、フォトリソグラフィー法により、ソース及びドレインのコンタクトホール１１５を形成する（図８（Ａ））。なお、エッチストッパ層１１３の形成は、必ずしも必要はないが、所定部分のオーバーエッチングを防止する観点から、エッチストッパ層１１３の形成は好適である。
【００４３】
次に、コンタクトホール底部のエッチストッパ層１１３を、エッチングにより除去することにより、不純物注入層１１２表面をコンタクトホール１１５に露呈させ（図８（Ｂ））、次いで、コンタクトホール１１５内面にＴｉバリアメタル層を形成した後、コンタクトホール１１５内部をメタルＣＶＤによりＷで充填し、基板上の全面にＷ膜１１６を形成する（図８（Ｃ））。そして、ＣＭＰによりサイドウォール１１０の上端を除去する位置まで研磨除去して、Ｍ０配線（Ｗプラグ）が形成される（図９（Ａ））。これにより、ホウ素が導入されたＡｌ膜１１１が除去されて形成された空洞部に充填されたシリコン窒化物層１１４ａの上面が露呈する。
【００４４】
Ｍ１配線形成工程
次に、ｐ−ＴＥＯＳを用いたＣＶＤ法により基板上の全面にシリコン酸化物（ＳｉＯ2）膜１１７を形成し（図９（Ｂ））、フォトリソグラフィー法により、コンタクトホール１１８を形成し（図１０（Ａ））、コンタクトホール１１８内部をＣＶＤによりＡｌで充填し、基板上の全面にＡｌ膜１１９をスパッタリングにより形成する（図１０（Ｂ））。
【００４５】
次に、コンタクトホール１１８の上方のＡｌ膜１１９上に、Ａｌ膜１１９を配線パターンとして形成するためのレジストパターン１２０を形成し（図１１（Ａ））、フォトリソグラフィー法によりＡｌ膜１１９をパターニングし、レジストパターンを除去することによりＭ１配線（Ａｌ配線）１２１が形成される（図１１（Ｂ））。
【００４６】
パッシベーション膜形成及びゲート形成工程
最後にＡｌ配線１２１を被覆するように、基板上の全面にパッシベーション膜（シリコン窒化物膜）１２２を形成し（図１２（Ａ））、フォトリソグラフィー法によりＡｌ配線を露呈させると共に、シリコン酸化物（ＳｉＯ2）膜１１７のシリコン窒化物層１１４ａ上方に位置する部分を露呈（この場合は、シリコン酸化物（ＳｉＯ2）膜１１７の上部が陥没するように）させて、シリコン窒化物層１１４ａ上のシリコン酸化物層１１７ａを第２のシリコン酸化物層とし、ゲート１２３が形成される（図１２（Ｂ））。
【００４７】
以上の工程により、この半導体センシング用電界効果型トランジスタを製造することができ、この態様においては、シリコン基板１００上に、第１のシリコン酸化物層としてシリコン酸化物層１０６ａ、シリコン窒化物層としてシリコン窒化物層１１４ａ、第２のシリコン酸化物層としてシリコン酸化物層１１７ａが積層されており、これらによってシリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造によりゲート絶縁層が構成されている。そして、ゲート１２３のシリコン酸化物層１１７ａ上に有機単分子膜を形成すれば、半導体センシングデバイスとすることができる。
【００４８】
また、本発明の半導体センシング用電界効果型トランジスタとしては、そのゲート絶縁層内に、更に低抵抗層が埋設されているものも好適である。このようなものとしては、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造の内部、特にシリコン窒化物層の一部が低抵抗層で置換された構造のものが挙げられる。
【００４９】
このような低抵抗層を形成した半導体センシング用電界効果型トランジスタ（第３の態様）とその好適な製造方法について、図１３〜１５を参照して説明する。図１５（Ｂ）は、低抵抗層を埋設された半導体センシング用電界効果型トランジスタの一例を示す。この半導体センシング用電界効果型トランジスタの場合は、第１のシリコン酸化物層をなすシリコン酸化物層１０６ａと第２のシリコン酸化物層をなすシリコン酸化物層１１７ａとの間の、シリコン窒化物層をなすシリコン窒化物膜（層間絶縁膜）１１４中を貫通して、シリコン酸化物層１０６ａ及びシリコン酸化物層１１７ａに接する低抵抗層２００が形成されており、この場合、低抵抗層２００は、シリコン酸化物層１０６ａ側から不純物注入層（ホウ素が注入されたＳｉ膜）１１１ａ、金属シリサイド層１１１ｂ及びＷ層１１６ａが順に積層された構成となっている。このような半導体センシング用電界効果型トランジスタは、以下の方法で製造することができる。
【００５０】
素子分離形成、ゲート形成及びエクステンション形成、並びにサイドウォール形成及びソース／ドレイン形成の各工程は、上述した第２の態様（図２（Ａ）〜図６（Ｂ））と同様とすることができ、特に、上述した第２の態様において形成したＡｌ膜を多結晶シリコン（ポリシリコン）とすることもでき、この場合、ホウ素のイオン注入により不純物注入層１１２が形成されると共に、ホウ素が注入されたＡｌ膜の代わりにホウ素が注入されたＳｉ膜１１１ａが形成される。
【００５１】
この場合、ソース／ドレイン形成工程に続いて、シリサイド化工程を経てＭ０配線形成工程を実施する。
【００５２】
シリサイド化工程
上述したホウ素を注入したソース、ドレイン及びゲートの抵抗を低下させ、更に、シグナル検出の高速化を図るため、シリサイド化工程を実施する。この場合、まずスパッタリングにより、基板上の全面に金属薄膜を成膜して熱処理をすることにより、不純物注入層（ホウ素が注入されたＳｉ膜）１１１ａの上部がシリサイド化されて金属シリサイド層１１１ｂとなると共に、不純物注入層１１２の上部がシリサイド化されて金属シリサイド層１１２ａとなる（図１３（Ａ））。なお、シリサイド化に寄与しなかった金属薄膜は、ウエットエッチングの選択性を利用して除去される。金属薄膜の材質としては、Ｃｏ、Ｎｉ、Ｐｔ等を用いることが可能であり、各々コバルトシリサイド、ニッケルシリサイド、白金シリサイドが形成される。
【００５３】
Ｍ０配線（Ｗプラグ）形成工程
次に、Ｍ０配線（Ｗプラグ）を形成する。まず、コンタクトホールを形成するために、例えばシリコン窒化物などからなるエッチストッパ層１１３を、基板上の全面に形成し（図１３（Ｂ））、その上に、シリコン窒化物膜（層間絶縁膜）１１４を積層する（図１３（Ｃ））。
【００５４】
次に、ＣＭＰ法によりシリコン窒化物膜（層間絶縁膜）１１４の表面を平坦化した後、フォトリソグラフィー法により、ソース、ドレイン及びゲートの上方にコンタクトホール１１５を形成する（図１４（Ａ））。なお、エッチストッパ層１１３の形成は、必ずしも必要はないが、所定部分のオーバーエッチングを防止する観点から、エッチストッパ層１１３の形成は好適である。
【００５５】
次に、コンタクトホール底部のエッチストッパ層１１３を、エッチングにより除去することにより、金属シリサイド層１１１ｂ及び金属シリサイド層１１２ａをコンタクトホール１１５に露呈させ（図１４（Ｂ））、次いで、コンタクトホール１１５内面にＴｉ／ＴｉＮバリアメタル層を形成した後、コンタクトホール１１５内部をメタルＣＶＤによりＷで充填し、基板上の全面にＷ膜１１６を形成する（図１４（Ｃ））。そして、ＣＭＰによりシリコン窒化物膜１１４上のＷ膜１１６を除去する位置まで研磨除去して、Ｍ０配線（Ｗプラグ）が形成される（図１５（Ａ））。
【００５６】
Ｍ０配線形成工程以降は、上述した第２の態様と同様とすることができ、Ｍ１配線形成、並びにパッシベーション膜及びゲートの形成の各工程を経て、このような半導体センシング用電界効果型トランジスタを製造することができる。なお、図１３〜１５において、上述した第２の態様と同様の工程で形成された部分については、同一の符号を付してその説明を省略する。
【００５７】
この態様においては、シリコン基板１００上に、第１のシリコン酸化物層としてシリコン酸化物層１０６ａ、シリコン窒化物層としてシリコン窒化物膜１１４、第２のシリコン酸化物層としてシリコン酸化物層１１７ａが積層されると共に、シリコン窒化物膜１１４の一部が、不純物注入層１１１ａ、金属シリサイド層１１１ｂ及びＷ層１１６ａが順に積層された低抵抗層２００により置換され、この低抵抗層２００が、シリコン酸化物層／シリコン窒化物層／シリコン酸化物層の積層構造内部に埋設されたゲート絶縁層が形成されている。そして、ゲート１２３のシリコン酸化物層１１７ａ上に有機単分子膜を形成すれば、半導体センシングデバイスとすることができる。
【００５８】
なお、ｐ型シリコン基板の代わりにｎ型シリコン基板を用いることも可能である。この場合、ソースドレインエクステンション（ＳＤエクステンション）の形成は、ｎ−ＭＯＳ構造として、シリコン基板の露呈した表面部に、イオン注入法により、エクステンション・ヒ素注入、及びポケットＢＦ2注入又はポケット・イリジウム注入により不純物を導入して、不純物導入層１０９を形成すればよく、また、ｎ−ＭＯＳ（シリコン基板の露呈した表面部）にｎ型不純物であるヒ素を注入することにより、不純物注入層１１２を形成すればよい。
【００５９】
更に、図１６（Ａ），（Ｂ）に示されるように、上述した電界効果型トランジスタ構造をシリコン基板上に複数設ければ、同時に複数のセンシングが可能なデバイスを構成することも可能である。この場合、図１６（Ａ）に示されるように、個々のセンサ部（ゲート、ソース及びドレイン）に各々ソース電極とドレイン電極とを設けることも、図１６（Ｂ）に示されるように、ソース電極とドレイン電極とを共通化してセンサ部を集積することも可能である。また、基板をｐ型シリコン基板又はｎ型シリコン基板としたもののみならず、ｐ−ＭＯＳとｎ−ＭＯＳとを交互に配置したｃ−ＭＯＳとして構成することも可能である。なお、図１６中、２１はゲート、２２はソース、２２ａはソース電極、２３はドレイン、２３ａはドレイン電極である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一例（第１の態様）に係る半導体センシング用電解効果型トランジスタ及び半導体センシングデバイスを示す断面図である。
【図２】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程）を説明するための断面図である。
【図３】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程）を説明するための断面図である。
【図４】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（素子分離工程からゲート形成及びエクステンション形成工程）を説明する断面図である。
【図５】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（ゲート形成及びエクステンション形成工程からサイドウォール形成及びソース／ドレイン形成工程）を説明するための断面図である。
【図６】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（サイドウォール形成及びソース／ドレイン形成工程）を説明するための断面図である。
【図７】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図８】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図９】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程からＭ１配線形成工程）を説明するための断面図である。
【図１０】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ１配線形成工程）を説明するための断面図である。
【図１１】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ１配線形成工程）を説明するための断面図である。
【図１２】本発明の一例（第２の態様）に係る半導体センシング用電解効果型トランジスタ及びこれを製造する工程（パッシベーション膜形成及びゲート形成工程）を説明するための断面図である。
【図１３】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（シリサイド化工程からＭ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１４】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１５】本発明の一例（第３の態様）に係る半導体センシング用電解効果型トランジスタ及びこれを製造する工程（Ｍ０配線（Ｗプラグ）形成工程）を説明するための断面図である。
【図１６】基板上に本発明の半導体センシング用電解効果型トランジスタを複数設けた状態を示す説明図である。
【図１７】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【図１８】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【図１９】従来の半導体センシング用電解効果型トランジスタを製造する工程を説明するための断面図である。
【符号の説明】
【００６１】
１ シリコン基板
２ ゲート絶縁層
２ａ 第１のシリコン酸化物層
２ｂ シリコン窒化物層
２ｃ 第２のシリコン酸化物層
３ 有機単分子膜
４ ゲート電極
５ ソース電極
６ ドレイン電極
７ チャンネル領域
１００ シリコン基板
１０６ａ シリコン酸化物層
１１４ シリコン窒化物膜（シリコン窒化物層）
１１４ａ シリコン窒化物層
１１７ａ シリコン酸化物層
１１１ａ 不純物注入層
１１１ｂ 金属シリサイド層
１１６ａ Ｗ層
２００ 低抵抗層
【特許請求の範囲】
【請求項１】
シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備することを特徴とする半導体センシング用電界効果型トランジスタ。
【請求項２】
上記ゲート絶縁層内に、更に低抵抗層を埋設してなることを特徴とする請求項１記載の半導体センシング用電界効果型トランジスタ。
【請求項３】
請求項１又は２記載の半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイス。
【請求項１】
シリコン上にゲート絶縁層が形成された半導体センシング用電界効果型トランジスタであり、該ゲート絶縁層上に、直接的な検出部として有機単分子膜を形成して用いる半導体センシングデバイス用の電界効果型トランジスタであって、上記ゲート絶縁層が、第１のシリコン酸化物層上にシリコン窒化物層を介して第２のシリコン酸化物層が積層されてなる積層構造を具備することを特徴とする半導体センシング用電界効果型トランジスタ。
【請求項２】
上記ゲート絶縁層内に、更に低抵抗層を埋設してなることを特徴とする請求項１記載の半導体センシング用電界効果型トランジスタ。
【請求項３】
請求項１又は２記載の半導体センシング用電界効果型トランジスタの上記ゲート絶縁層上に有機単分子膜を直接的な検出部として形成してなる、有機単分子膜／ゲート絶縁層／半導体構造を有する半導体センシングデバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２００６−９８３３３（Ｐ２００６−９８３３３Ａ）
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願番号】特願２００４−２８７２８６（Ｐ２００４−２８７２８６）
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
【公開日】平成１８年４月１３日（２００６．４．１３）
【国際特許分類】
【出願日】平成１６年９月３０日（２００４．９．３０）
【出願人】（８９９００００６８）学校法人早稲田大学 (602)
【Ｆターム（参考）】
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